[实用新型]一种基于FPGA的可变采样频率的局放信号采样电路

说明书

本实用新型公开了一种基于FPGA的可变采样频率的局放信号采样电路，包括依次电信连接的ADC数据采集模块、FPGA现场可编程门阵列、上位机数据处理模块。FPGA作为系统的处理平台，担负着整个采集系统的控制和数据交流，FPGA还电信连接存储器，基于数据传输技术，将存放于存储空间的采样后数据上传到上位机的数据处理中心进行处理。

技术领域

本实用新型属于信号采样技术领域，尤其涉及基于FPGA的可变采样频率的局放信号采样电路。

背景技术

局放信号的频率范围分布从数千赫兹到千兆赫兹，奈奎斯特(Nyquist)采样定理指出，信号的采样频率需要达到信号最高频率的2倍以上才能够采集到信号的完整信息，然而，在实际工程应用中，2倍的采样频率往往是不够的，通常采用更高倍数的采样频率才能完成有效的采样，因此，需要不同的采样频率对局放信号进行采集。本发明采用FPGA现场可编程门阵列搭建ADC的采样控制电路，从而实现ADC的可变采样频率设置。

实用新型内容

针对上述缺陷，本实用新型提供了一种基于FPGA的可变采样频率的局放信号采样电路，仅仅使用一套采样电路即可实现多种局部放电信号的检测。

一种基于FPGA的可变采样频率的局放信号采样电路，包括依次电信连接的数据采集模块、ZYNQ芯片和上位机，其中ZYNQ芯片内嵌FPGA模块，该FPGA模块还连接存储器；所述数据采集模块包括若干片并行连接的ADC芯片，ADC芯片之间的相位差固定，局放信号输入并行的ADC芯片，所述ADC芯片进行各自采样并输出差分信号和随路信号存储于所述存储器中，按需发送至上位机进行数据处理；所述上位机与所述FPGA模块进行数据交互，对采集到的数据信号进行拼接，实现局放信号的采样。

作为优选，数据采集模块基于线延迟原理，采用的ADC芯片的速率较低，且ADC芯片之间设置均匀的相位差。

作为优选，ADC芯片的采样频率基于FPGA芯片内的时序控制电路得到，随路信号频率跟随采样时钟，通过FPGA内部采样数据双端口RAM写入时钟。

作为优选，ADC模块输出差分信号和随路信号的采样量化值按采样设定的时延，将被存储在各自的存储分区，当需要输出采样数据时，所述上位机依次按照时延顺序依次从存储区读出采样数据。

作为优选，数据信号进行拼接具体为基于FPGA模块内的差分模块将所述采样数据转换为单端信号，基于ZYNQ芯片的数据转换模块将双倍速率数据装换成单倍速率数据并通过双端口RAM输出。

作为优选，数据信号进行拼接时，基于FPGA模块中的延时控制模块控制读写时钟和ADC芯片之间的相位关系，防止出现误读的情况。

本实用新型的有益效果是：

本实用新型对数据的采集是基于高速并行采样法的和线延迟原理，通过ADC芯片的高速采样拼接降低对单片的ADC芯片的采样频率要求，同时，将若干片ADC芯片的数据按照采集的信号规律进行拼接，能够实现高速数据采集。

附图说明

为了更清楚地说明本实用新型实施例中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍：

图1是本实用新型一个实施例的高速采集系统原理图；

图2是本实用新型一个实施例的等效采样技术原理框图；

图3是本实用新型一个实施例的ADC芯片输出处理流程图。

具体实施方式

下面将结合本实用新型实施例中的附图，对本实用新型实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本实用新型一部分实施例，而不是全部的实施例。基于本实用新型中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本实用新型保护的范围。