[发明专利]一种延迟计算块计算效率提升方法、系统、设备及介质

说明书

本发明公开了一种延迟计算块计算效率提升方法、系统、设备及介质，属于本发明涉及人工智能、存算一体和延迟计算技术领域，包括：将8bit无符号数作为共模权重值W_CM，再加上或减去一个最高位为0的8bit无符号数差模权重值W_DM，将8bit无符号数转化为8bit有符号数，得到真实值的二进制码。基于所述二进制码利用存算一体延迟计算电路进行延迟计算，在一个计算时钟周期内，完成内积计算。本发明延迟计算块计算效率提升方法，运用差模共模的思想，将8bit无符号数转化为8bit有符号数，将权重转换为差共模权重进行延迟计算的方法；在延迟计算块下，将差共模权重对应的延迟累积值还原为差模权重对应的延迟累积值的方法。

技术领域

本发明涉及人工智能、存算一体和延迟计算技术领域，具体涉及一种延迟计算块计算效率提升方法、系统、设备及介质。

背景技术

人工智能神经网络在各行各业的应用越来越广泛，随着研究的深入，不同应用向人工智能神经网络提出了更高的计算要求。由于存储单元和计算单元的分离，传统的冯诺依曼架构已经不能满足日益增长的计算需求，为了打破存储单元和计算单元之间的“存储墙”，科研人员提出“存算一体”的新型计算架构以达到当前人工智能神经网络的计算需求。

为实现“存算一体”架构，科研人员提出了多种电路结构，最新研究表明基于静态随机存取存储器(SRAM)和延迟单元的延迟计算块可以在时域以延迟累积的形式高效地完成神经网络计算。由于SRAM在CMOS工艺下制备已经相当成熟，且延迟单元可用CMOS电路结构实现，因此相比于其他形式的电路结构，延迟计算块不依赖新型存储器件，在实现上更加简单，可以更快地投入实际应用。

在输入数据为无符号数的应用背景下，由于电路结构的限制以及时间的不可逆性质，延迟计算块在一个计算时钟周期内只能完成含无符号数权重的神经网络计算，而多数实际的神经网络应用中存在有符号数权重，因此在应用中还需要解决这一问题。一种通用的解决办法是通过牺牲计算速度来完成含有符号数权重的神经网络计算，具体方式为在两个计算时钟周期内分别计算只含正权重的神经网络和只含负权重绝对值的神经网络，得到时域累积延迟值后将正权重对应延迟累积值减去负权重对应延迟累积值，从而完成含有符号数神经网络的计算。

发明内容

针对上述存在的不足，本发明的目的是提供一种延迟计算块计算效率提升方法、系统、设备及介质，本发明能在一个计算时钟周期内完成含符号数权重的神经网络计算，从而进一步提高延迟计算块的计算效率。

为了实现上述目的，本发明采用如下技术方案：

一种延迟计算块计算效率提升方法，用于延迟计算块，包括：

将8bit无符号数作为共模权重值W_CM，再加上或减去一个最高位为0的8bit无符号数差模权重值W_DM，将8bit无符号数转化为8bit有符号数，得到真实值的二进制码；

基于所述二进制码利用存算一体延迟计算电路进行延迟计算，在一个计算时钟周期内，完成内积计算。

作为本发明的进一步改进，所述将8bit无符号数作为共模权重值W_CM，再加上或减去一个最高位为0的8bit无符号数差模权重值W_DM，包括：