[发明专利]一种抗侧信号攻击存储单元

说明书

本申请公开一种抗侧信号攻击存储单元，该抗侧信号攻击存储单元包括写操作电路，具有一对互补存储节点；行为模仿电路，与所述写操作电路结构一致，所述行为模仿电路具有一对互补伪存储节点；读操作电路，与所述写操作电路连接；其中，所述行为模仿电路用于在所述写操作电路写入数据后，模仿所述写操作电路的互补状态，以保证所述抗侧信号攻击存储单元在存储不同数据时功耗的一致性。本申请设置与写操作电路结构一致的行为模仿电路，在写操作电路写入数据后，利用行为模仿电路模仿写操作电路的互补状态，以保证所述抗侧信号攻击存储单元在存储不同数据时功耗的一致性，提高了存储单元抗功耗攻击的能力。

技术领域

本申请涉及集成电路设计技术领域，特别涉及一种抗侧信号攻击存储单元。

背景技术

目前的抗侧信道攻击单元大多都采用在写操作前将电源与单元内部储存节点屏蔽掉，再通过短接一对互补内部存储节点，以将内部储存节点平衡到二分之一电源电压VDD来降低单元存储数据与单元功耗之间的相关性。

但这就出现一个问题，就是在平衡单元内部储存节点时，通常是屏蔽掉内部储存节点与电源的联系的，这就造成在短接一对互补内部存储节点时，其平衡电压很可能偏离二分之一电源电压(通常是小于二分之一电源电压)，这就破坏了单元抗侧信道攻击的功能，从而造成信息泄露隐患。

发明内容

鉴于以上所述现有技术的缺点，本申请的目的在于提供一种抗侧信号攻击存储单元，用于解决现有技术中的的存储单元在平衡单元内部储存节点时，会破坏单元抗侧信道攻击的功能，从而造成信息泄露隐患的技术问题。

为实现上述目的及其他相关目的，本申请提供一种存储单元，包括：

写操作电路，具有一对互补存储节点；

行为模仿电路，与所述写操作电路结构一致，所述行为模仿电路具有一对互补伪存储节点；

读操作电路，与所述写操作电路连接；

其中，所述行为模仿电路用于在所述写操作电路写入数据后，模仿所述写操作电路的互补状态，以保证所述抗侧信号攻击存储单元在存储不同数据时功耗的一致性。

在本申请的一可选实施例中，

所述抗侧信号攻击存储单元包括4个PMOS管和12个NMOS管，4个PMOS管分别定义为P1管-P4管，10个NMOS管分别定义为N1管-N10管；其中，

N1管-N4管构成所述读操作电路：N1管的源极连接到第一位线、栅极与读字线信号连接、漏极与N2管的漏极相连，N2管的栅极连接到第一存储节点，N2管的源极接地，N4管的源极与第二位线相连、栅极与读字线信号、漏极与N3管的漏极相连，N3管的栅极接到第二存储节点，N3管的源极接地；

P1管、P2管、N5管-N7管构成所述写操作电路：N5管的漏极接到第一位线，N5管的栅极连接写字线信号，N5管的源极与P1管的漏极、N6管的栅极、P2管的栅极相连构成第一存储节点，P1管的源极和P2管的源极相连并连接到电源，P1管的栅极与P2管的漏极、N6管的漏极相连构成第二存储节点，N6管的源极接地，N7管的源极连接到第一存储节点、漏极连接到第二存储节点、栅极连接刷新信号，其中，N5管作为所述写操作电路的传输管，所述第一存储节点与所述第二存储节点构成一对互补存储节点；

P3管、P4管、N8管-N10管构成所述行为模仿电路：N8的源极与N4管的漏极相连，N8管的栅极与写模仿信号相连，N8管的漏极与P3管的漏极、N9管的栅极、P4管的栅极相连构成所述行为模仿电路的第一伪存储节点，P3管的源极和P4管的源极相连并连接到电源，P3管的栅极连接P4管的漏极、N9管的漏极构成第二伪存储节点，N9管的源极接地，N10管的源极连接到所述行为模仿电路的第二伪存储节点、漏极连接到第一伪存储节点、栅极连接刷新信号，其中，N8管作为所述行为模仿电路的传输管，所述第一伪存储节点与所述第二伪存储节点构成一对互补伪存储节点。