[发明专利]一种抗侧信号攻击存储单元

权利要求书

1.一种抗侧信号攻击存储单元，其特征在于，包括：

写操作电路，具有一对互补存储节点；

行为模仿电路，与所述写操作电路结构一致，所述行为模仿电路具有一对互补伪存储节点；

读操作电路，与所述写操作电路连接；

其中，所述行为模仿电路用于在所述写操作电路写入数据后，模仿所述写操作电路的互补状态，以保证所述抗侧信号攻击存储单元在存储不同数据时功耗的一致性。

2.根据权利要求1所述的抗侧信号攻击存储单元，其特征在于，所述抗侧信号攻击存储单元包括4个PMOS管和12个NMOS管，4个PMOS管分别定义为P1管-P4管，10个NMOS管分别定义为N1管-N10管；其中，

N1管-N4管构成所述读操作电路：N1管的源极连接到第一位线、栅极与读字线信号连接、漏极与N2管的漏极相连，N2管的栅极连接到第一存储节点，N2管的源极接地，N4管的源极与第二位线相连、栅极与读字线信号、漏极与N3管的漏极相连，N3管的栅极接到第二存储节点，N3管的源极接地；

P1管、P2管、N5管-N7管构成所述写操作电路：N5管的漏极接到第一位线，N5管的栅极连接写字线信号，N5管的源极与P1管的漏极、N6管的栅极、P2管的栅极相连构成第一存储节点，P1管的源极和P2管的源极相连并连接到电源，P1管的栅极与P2管的漏极、N6管的漏极相连构成第二存储节点，N6管的源极接地，N7管的源极连接到第一存储节点、漏极连接到第二存储节点、栅极连接刷新信号，其中，N5管作为所述写操作电路的传输管，所述第一存储节点与所述第二存储节点构成一对互补存储节点；

P3管、P4管、N8管-N10管构成所述行为模仿电路：N8的源极与N4管的漏极相连，N8管的栅极与写模仿信号相连，N8管的漏极与P3管的漏极、N9管的栅极、P4管的栅极相连构成所述行为模仿电路的第一伪存储节点，P3管的源极和P4管的源极相连并连接到电源，P3管的栅极连接P4管的漏极、N9管的漏极构成第二伪存储节点，N9管的源极接地，N10管的源极连接到所述行为模仿电路的第二伪存储节点、漏极连接到第一伪存储节点、栅极连接刷新信号，其中，N8管作为所述行为模仿电路的传输管，所述第一伪存储节点与所述第二伪存储节点构成一对互补伪存储节点。

3.根据权利要求1所述的抗侧信号攻击存储单元，其特征在于，所述抗侧信号攻击存储单元包括2个PMOS管和12个NMOS管，2个PMOS管分别定义为P1管和P2管，12个NMOS管分别定义为N1管-N12管；其中，

N1管-N4管构成所述读操作电路：N1管的源极连接到第一位线、栅极与读字线信号连接、漏极与N2管的漏极相连，N2管的栅极连接到第一存储节点，N2管的源极接地，N4管的源极与第二位线相连、栅极与读字线信号、漏极与N3管的漏极相连，N3管的栅极接到第二存储节点，N3管的源极接地；

P1管、N5管-N7管、N11管构成所述写操作电路：N5管的漏极接到第一位线，N5管的栅极连接写字线信号，N5管的源极与P1的漏极、N6管的漏极、N7管的栅极相连构成所述写操作电路的第二存储节点，N6管的源极和N7管的源极相连并连接到地，P1的栅极和N7的漏极相连构成所述写操作电路的第一存储节点，P1管的源极连接到电源，N11管的源极连接到第二存储节点、漏极连接到第一存储节点、栅极连接到刷新信号，其中，N5管作为所述写操作电路的传输管，所述第一存储节点与所述第二存储节点构成一对互补存储节点；

P2管、N8管-N10管、N12管构成所述行为模仿电路：N8源极与N4管的漏极相连、栅极与写模仿信号连接，N8管的漏极与P2的漏极、N10的漏极、N9的栅极相连构成所述行为模仿电路的第一伪存储节点，N10的源极和N9的源极相连并连接到地，P2的栅极和N9的漏极相连构成第二伪存储节点，P2的源极与电源相连，N12管的源极与第二伪存储节点相连、漏极与第一伪存储节点相连、栅极与刷新信号相连，N8管作为所述行为模仿电路的传输管，所述第一伪存储节点与所述第二伪存储节点构成一对互补伪存储节点。