[发明专利]半导体存储装置

说明书

本发明提供使读出动作高速化的半导体存储装置。一个实施方式的半导体存储装置具有：多个第1存储单元晶体管(MT0～MT7)、第1选择晶体管(ST1)、第2选择晶体管(ST2)、多个第2存储单元晶体管(MT0～MT7)、第3选择晶体管(ST3)、第4选择晶体管(ST4)、与所述多个第1存储单元晶体管(MT0～MT7)被共同地驱动的多个第3存储单元晶体管(MT8～MT15)、第5选择晶体管(ST5)、第6选择晶体管(ST6)、与上述多个第2存储单元晶体管(MT0～MT7)被共同地驱动的多个第4存储单元晶体管(MT8～MT15)、第7选择晶体管(ST7)和第8选择晶体管(ST8)。

相关申请

本申请享受以日本专利申请2022-002327号(申请日：2022年1月11日)为基础申请的优先权。本申请通过参考此基础申请而包括基础的全部内容。

技术领域

本发明的实施方式涉及一种半导体存储装置。

背景技术

作为非易失性半导体存储装置，已知有NAND型闪存。

发明内容

实施方式的目的在于提供一种能够高密度化的半导体存储装置。

实施方式的半导体存储装置具备：基板；第1存储柱，从所述基板沿第1方向延伸，具有：多个第1存储单元晶体管，相互串联电连接，具有第1端部和第2端部；第1选择晶体管，与所述第1端部电连接；第2选择晶体管，与所述第2端部电连接；多个第2存储单元晶体管，与所述多个第1存储单元晶体管电绝缘，该多个第2存储单元晶体管相互串联电连接，具有第3端部和第4端部；第3选择晶体管，将所述第1选择晶体管与所述第3端部电连接；第4选择晶体管，将所述第2选择晶体管与所述第4端部电连接；多个第3存储单元晶体管，相互串联电连接，具有第5端部和第6端部；第5选择晶体管，将所述第2选择晶体管及所述第4选择晶体管与所述第5端部电连接；第6选择晶体管，与所述第6端部电连接；多个第4存储单元晶体管，与所述多个第3存储单元晶体管电绝缘，该多个第4存储单元晶体管相互串联电连接，具有第7端部和第8端部；第7选择晶体管，将所述第2选择晶体管、所述第4选择晶体管及所述第5选择晶体管与所述第7端部电连接；以及第8选择晶体管，将所述第6选择晶体管与所述第8端部电连接；第1选择栅极线，在所述基板之上，与所述基板的基板面平行地设置，与所述第1存储柱的第1侧对置，并与所述第1选择晶体管的栅极电连接；多个第1字线，在所述第1选择栅极线之上，与所述基板的基板面平行地设置，与所述第1存储柱的所述第1侧对置，并与所述多个第1存储单元晶体管的栅极分别电连接；第2选择栅极线，在所述多个第1字线之上，与所述基板的基板面平行地设置，与所述第1存储柱的所述第1侧对置，并与所述第2选择晶体管的栅极电连接；第3选择栅极线，在所述基板之上，与所述基板的所述基板面平行地设置，在所述第1方向上的位置与所述第1选择栅极线在所述第1方向上的位置相同，与所述第1存储柱的第2侧对置，并与所述第3选择晶体管的栅极电连接；多个第2字线，在所述第3选择栅极线之上，与所述基板的基板面平行地设置，在所述第1方向上的位置分别与所述多个第1字线在所述第1方向上的位置相同，与所述第1存储柱的所述第2侧对置，并与所述多个第2存储单元晶体管的栅极电连接；第4选择栅极线，在所述多个第2字线之上，与所述基板的基板面平行地设置，在所述第1方向上的位置与所述第2选择栅极线在所述第1方向上的位置相同，与所述第1存储柱的第2侧对置，并与所述第4选择晶体管的栅极电连接；第5选择栅极线，在所述基板之上，与所述基板的基板面平行地设置，与所述第1存储柱的第1侧对置，并与所述第5选择晶体管的栅极电连接；多个第3字线，在所述第5选择栅极线之上，与所述基板的基板面平行地设置，与所述第1存储柱的所述第1侧对置，并与所述多个第3存储单元晶体管的栅极及所述多个第1字线分别电连接；第6选择栅极线，在所述多个第3字线之上，与所述基板的基板面平行地设置，与所述第1存储柱的所述第1侧对置，并与所述第6选择晶体管的栅极电连接；第7选择栅极线，在所述基板之上，与所述基板的所述基板面平行地设置，在所述第1方向上的位置与所述第5选择栅极线在所述第1方向上的位置相同，与所述第1存储柱的第2侧对置，并与所述第7选择晶体管的栅极电连接；多个第4字线，在所述第7选择栅极线之上，与所述基板的基板面平行地设置，在所述第1方向上的位置与所述多个第3字线在所述第1方向上的位置分别相同，与所述第1存储柱的所述第2侧对置，并与所述多个第4存储单元晶体管的栅极及所述多个第2字线分别电连接；以及第8选择栅极线，在所述多个第4字线之上，与所述基板的基板面平行地设置，在所述第1方向上的位置与所述第6选择栅极线在所述第1方向上的位置相同，与所述第1存储柱的第2侧对置，并与所述第8选择晶体管的栅极电连接。