[发明专利]封装结构以及半导体制造方法

说明书

本发明提供一种封装结构以及半导体制造方法，该封装结构包括第一引线框架、第二引线框架、第三引线框架、第一衬底、增强型晶体管、空乏型III‑V族晶体管以及二极管。第一衬底放置于第一引线框架上，且与第一引线框架电隔离。增强型晶体管放置于第一衬底上，包括耦接至第二引线框架的第一栅极端、耦接至第一引线框架的第一源极端以及耦接至第一衬底的第一漏极端。空乏型III‑V族晶体管放置于第一引线框架，包括耦接至第一引线框架的第二栅极端、耦接至第一衬底的第二源极端以及耦接至第三引线框架的第二漏极端。二极管包括耦接至第一引线框架的阳极端以及耦接至第二源极端的阴极端。本发明使III‑V族晶体管免于因累积电荷而造成损坏。

技术领域

本发明是有关于一种封装结构以及半导体制造方法，特别是有关于一种将增强型晶体管以及空乏型III-V族晶体管(depletion-mode III-V transistor)共源共栅在一起的封装结构以及整合空乏型III-V族晶体管与二极管的半导体制造方法。

背景技术

III-V族晶体管，例如氮化镓场效应晶体管(GaN FET)，由于其高效率的特性以及适合高电压操作，常常使用于高功率和高性能的电路应用。此外，III-V族晶体管往往会与其他晶体管(如，硅场效晶体管)组合而产生高性能的开关装置，例如共源共栅(cascoded)开关。

一般的封装设计可以将离散的器件并排放置于相同的支撑表面上，如放置于引线框架(lead frame)上的覆铜陶瓷基板(Direct Bonding Copper，DBC)或陶瓷基板。然而，仅仅将离散器件并排放置于支撑表面上往往会带来许多不可预期的非理想效应，因此有必要针对不可预期的非理想效应进行排除，以提高开关装置的效能。

发明内容

本发明提出封装结构以及功率晶体管，以有效率且具有成本效益的方式整合III-V族晶体管与其他场效晶体管，并且利用二极管排除当功率晶体管不导通时累积于III-V族晶体管的源极端的电荷，进而保护III-V族晶体管免于因III-V族晶体管的源极端累积电荷而造成损坏。本发明更提出半导体装置的制造方法，用以将III-V族晶体管以及二极管整合在一起，以进一步降低成本以及减少所需器件数。

有鉴于此，本发明提出一种封装结构，包括一第一引线框架、一第二引线框架、一第三引线框架、一第一衬底、一增强型晶体管、一空乏型III-V族晶体管以及一二极管。上述第一衬底放置于上述第一引线框架上，且与上述第一引线框架电隔离。上述增强型晶体管放置于上述第一衬底上，包括耦接至上述第二引线框架的第一栅极端、耦接至上述第一引线框架的第一源极端以及耦接至上述第一衬底的第一漏极端。上述空乏型III-V族晶体管放置于上述第一引线框架，包括耦接至上述第一引线框架的第二栅极端、耦接至上述第一衬底的第二源极端以及耦接至上述第三引线框架的第二漏极端。上述二极管包括耦接至上述第一引线框架的阳极端以及耦接至上述第二源极端的阴极端。

根据本发明的一实施例，上述空乏型III-V族晶体管更包括一基体端(substrate)，其中上述基体端是与上述第一引线框架相互接触，其中上述增强型晶体管是为一垂直式晶体管，其中上述第一漏极端是通过一金属而与上述第一衬底相互接触。

根据本发明的一实施例，上述增强型晶体管以及上述空乏型III-V族晶体管是共源共栅连接而为一功率晶体管，其中上述功率晶体管包括一功率栅极端、一功率源极端以及一功率漏极端，其中上述第一引线框架是耦接至上述功率源极端，上述第二引线框架是耦接至上述功率栅极端，上述第三引线框架是耦接至上述功率漏极端。

根据本发明的一实施例，上述二极管的击穿电压是大于上述空乏型III-V族晶体管的导通阈值电压的1.5倍，且小于上述空乏型III-V族晶体管具有不小于十年寿命的栅极电压。

根据本发明的一实施例，上述二极管是放置于上述第一引线框架上。

根据本发明的另一实施例，上述二极管是放置于上述第一衬底上。