[发明专利]半导体装置、接面电路及制造半导体装置的方法

说明书

一种半导体装置、接面电路及制造半导体装置的方法，半导体装置包括第一半导体晶粒以及第二半导体晶粒，其中第二半导体晶粒包括接合至第一半导体晶粒的侧表面，使得第二半导体晶粒垂直于第一半导体晶粒。半导体装置还包括接面电路，用于将第一半导体晶粒连接至第二半导体晶粒。

技术领域

本揭示案实施例是有关于半导体装置及其制造方法，尤其是半导体装置具有接面电路以垂直堆叠半导体装置内的晶粒。

背景技术

由于各种电子元件(如晶体管、二极管、电阻器、电容器等)的集成密度不断提高，因此半导体产业持续地成长。在大多数情况下，集成密度的提高来自于最小特征尺寸的连续减小，这允许更多的元件整合至特定面积中。

除更小的电子元件外，元件封装的改善旨在提供更小的半导体封装，借此比先前的封装使用更少的面积。半导体封装类型包括四方扁平封装(quad flat pack，QFP)、接脚格栅阵列(pin grid array，PGA)、球栅阵列(ball grid array，BGA)、倒装晶片(flipchip，FC)、三维集成电路(three-dimensional integrated circuit，3DIC)、晶圆级封装(wafer level package，WLP)、封装堆叠(package on package，PoP)、晶片上系统(Systemon Chip，SoC)或集成电路上系统(System on Integrated Circuit，SoIC)装置。

其中一些三维装置(例如，3DIC、SoC、SoIC)是通过将晶片置放于半导体晶圆层级上的晶片上方来制备的。由于堆叠晶片可缩短晶片之间的互连长度，所以这样的三维装置可改善的集成密度及提供其他优势，例如更快的速度及更高的频宽。然而，仍有许多与三维装置相关的挑战亟待解决。

发明内容

根据本揭示案的一个实施例，一种半导体装置包括第一半导体晶粒以及第二半导体晶粒，其中第二半导体晶粒包括接合至第一半导体晶粒的侧表面，使得第二半导体晶粒垂直于第一半导体晶粒。半导体装置还包括接面电路，用于将第一半导体晶粒连接至第二半导体晶粒。

根据本揭示案的另一实施例，一种接面电路包括接合沟槽，其具有第一表面及与第一表面相对的第二表面，以及第一末端及与第一末端相对的第二末端。接面电路还包括接合衬垫，形成于接合沟槽的第一表面上及接合沟槽的第一末端处，其中接合衬垫配置以电性耦合接面电路与第二晶粒。接面电路还包括接合通孔，形成于接合沟槽的第二表面上及接合沟槽的第二末端处，其中接合通孔配置以电性耦合接面电路与第一晶粒。

根据本揭示案的又一实施例，一种制造半导体装置的方法包括形成第一半导体晶粒、形成第二半导体晶粒且在第二半导体晶粒的侧表面上形成接合层、在接合层中形成接面电路、以及将接合层接合至第一半导体晶粒使得第二半导体晶粒垂直于第一半导体晶粒，且接面电路将第一半导体晶粒连接至第二半导体晶粒。

附图说明

阅读以下实施方法时搭配附图以清楚理解本揭示案的观点。应注意的是，根据业界的标准做法，各种特征并未按照比例绘制。事实上，为了能清楚地讨论，各种特征的尺寸可能任意地放大或缩小。

图1根据本揭示案的各种实施例绘示半导体晶粒的垂直截面图；

图2根据本揭示案的各种实施例绘示半导体封装的透视图；

图3A至图3C根据本揭示案的各种实施例绘示形成半导体封装的方法中的各种操作；

图4根据本揭示案的各种实施例绘示半导体晶粒群组(例如，垂直半导体晶粒堆叠)的垂直截面图；

图5根据本揭示案的各种实施例绘示堆叠半导体晶粒群组(例如，垂直半导体晶粒堆叠)；

图6根据本揭示案的各种实施例绘示半导体装置；

图7A至图7D根据本揭示案的各种实施例绘示形成半导体装置的方法的各种操作；