[发明专利]基于SoC FPGA的RISC-V硬件测试方法及系统

说明书

本发明提供了一种基于SoC FPGA的RISC‑V硬件测试方法，包括：步骤1、将RISC‑V处理器配置在FPGA，并完成与HPS的总线互连；步骤2、HPS向RISC‑V处理器发送复位信号，RISC‑V处理器启动；步骤3、RISC‑V处理器向HPS发送访问存储以及外设控制信号，对内存和外设控制器进行访问；步骤4、HPS将访问外设控制器产生的数据通过串口打印，完成RISC‑V测试。本发明提出的方案使用便利且可适配多种RISC‑V处理器，节省了用户大量去熟悉各个厂商提供的硬件测试环境和平台，或者为了测试和验证RISC‑V处理器功能而去搭建设计单独的硬件测试平台的时间。

技术领域

本发明涉及硬件测试领域，特别涉及一种基于SoC FPGA的RISC-V硬件测试方法及系统

背景技术

SoC FPGA即在单一芯片上集成了单核或者双核的ARM处理器和FPGA逻辑资源的新型SoC芯片。相较于传统单一的ARM处理器或者FPGA芯片，SoC FPGA既拥有了ARM处理器灵活高效的数据运算和事务处理能力，同时又集成了FPGA的高速并行处理优势，同时，基于两者独特的片上互联结构，使用时可以将FPGA上的通用逻辑资源经过配置，映射为ARM处理器的一个或多个具有特定功能的外设，通过AXI高速总线进行通信，完成数据和控制命令的交互。

而RISC-V则是一个基于精简指令集(RISC)原则的开源指令集架构(ISA)，其架构简单且完全开源的特性可自由地用于任何目的，允许任何人设计，制造和销售RISC-V芯片和软件。目前市面上有很多开源的RISC-V处理器例如香山RISC-V处理器、阿里平头哥的玄铁RISC-V系列处理器以及芯来科技的蜂鸟E203开源处理器等等，每个RISC-V厂商都有自己相应的硬件测试平台用于测试RISC-V处理器功能，硬件测试平台的结构以及使用方法也是大不相同的，这对用户使用来说是极为不便利的。

发明内容

针对现有技术中存在的问题，提供了一种使用便利且可适配多种RISC-V处理器的硬件测试方法及系统，其主要是利用SoC FPGA的集成了ARM处理器和FPGA逻辑资源的特性，将各种RISC-V处理器配置到拥有丰富的通用逻辑资源的FPGA上面去，再利用ARM处理器灵活高效的数据运算和事务处理能力对配置到FPGA上的RISC-V处理器进行调试并测试功能是否正确，这样就节省了用户大量去熟悉各个RISC-V厂商提供的硬件测试环境和平台，甚至为了测试和验证RISC-V处理器功能而去搭建设计单独的硬件测试平台来实现调试目的的时间。

本发明采用的技术方案如下：一种基于SoC FPGA的RISC-V硬件测试方法，其包括：

步骤1、将RISC-V处理器配置在FPGA，并完成与HPS的总线互连；

步骤2、HPS向RISC-V处理器发送复位信号，RISC-V处理器启动；

步骤3、RISC-V处理器向HPS发送访问存储以及外设控制信号，对内存和外设控制器进行访问；

步骤4、HPS将访问外设控制器产生的数据通过串口打印，完成RISC-V测试。

进一步的，RISC-V配置方法为:

步骤1.1、将RISC-V处理器源代码转换为Verilog硬件描述语言代码形式，并根据RISC-V处理器内部结构，将不同功能模块进行拆分；

步骤1.2、在Intel硬件开发平台中完成RISC-V处理器Verilog源代码的全流程编译，并生成可用于配置FPGA的二进制sof文件；

步骤1.3、通过JTAG将sof文件烧写到FPGA上，完成RISC-V处理器在FPGA上的配置。

进一步的，在FPGA中设置有地址筛选器，配置在HPS与RISC-V处理器之间的互连总线上，用于将RISC-V处理器访问外设控制器产生的相应数据转存到指定内存空间。