[发明专利]基于SoC FPGA的RISC-V硬件测试方法及系统

权利要求书

1.基于SoC FPGA的RISC-V硬件测试方法，其特征在于，包括：

步骤1、将RISC-V处理器配置在FPGA，并完成与HPS的总线互连；

步骤2、HPS向RISC-V处理器发送复位信号，RISC-V处理器启动；

步骤3、RISC-V处理器向HPS发送访问存储以及外设控制信号，对内存和外设控制器进行访问；

步骤4、HPS将访问外设控制器产生的数据通过串口打印，完成RISC-V测试。

2.根据权利要求1所述的基于SoC FPGA的RISC-V硬件测试方法，其特征在于，RISC-V处理的配置过程为:

步骤1.1、将RISC-V处理器源代码转换为Verilog硬件描述语言代码形式，并根据RISC-V处理器内部结构，将不同功能模块进行拆分；

步骤1.2、在Intel硬件开发平台中完成RISC-V处理器Verilog源代码的全流程编译，并生成可用于配置FPGA的二进制sof文件；

步骤1.3、通过JTAG将sof文件烧写到FPGA上，完成RISC-V处理器在FPGA上的配置。

3.根据权利要求1所述的基于SoC FPGA的RISC-V硬件测试方法，其特征在于，FPGA中设置有地址筛选器，配置在HPS与RISC-V处理器之间的互连总线上，用于将RISC-V处理器访问外设控制器产生的相应数据转存到指定内存空间。

4.根据权利要求3所述的基于SoC FPGA的RISC-V硬件测试方法，其特征在于，步骤4中，HPS发送内存访问信号访问地址筛选器转存数据的指定内存空间，再通过串口打印指定内存空间内的数据。

5.基于SoC FPGA的RISC-V硬件测试系统，其特征在于，包括：

FPGA，配置有RISC-V处理器，并提供RISC-V处理器AXI存储总线接口与AXI外设控制总线接口；

HPS，包括通用输入输出接口，向RISC-V发送复位信号；以及AXI总线从接口与RISC-V处理器AXI存储总线接口、AXI外设控制总线接口连接进行数据交换；以及UART串口，用于打印RISC-V处理器访问外设控制器所产生的数据。

6.根据权利要求5所述的基于SoC FPGA的RISC-V硬件测试系统，其特征在于，还包括地址过滤器，配置在FPGA中，设置于RISC-V处理器的AXI外设控制总线上，用于将RISC-V处理器通过AXI外设控制总线对外设控制器访问产生的相应数据转存到指定的内存空间。

7.根据权利要求5所述的基于SoC FPGA的RISC-V硬件测试系统，其特征在于，所述HPS发送内存访问信号访问地址筛选器转存数据的指定内存空间，再通过串口打印指定内存空间内的数据。