[发明专利]一种屏蔽栅沟槽MOSFET及其制作方法

说明书

本发明提供一种屏蔽栅沟槽MOSFET及其制作方法，提供衬底，其表面形成有外延层；采用光刻刻蚀工艺在外延层中形成沟槽；在沟槽的底部表面和侧面形成底部介质层，底部介质层未将沟槽完全填充而在沟槽的中央区域形成间隙区；进行多晶硅淀积将沟槽中的间隙区完全填充；对多晶硅进行回刻形成屏蔽栅；对沟槽中的底部介质层进行刻蚀，刻蚀后底部介质层的顶部高度低于屏蔽栅的顶部高度；形成覆盖沟槽的介质隔离层，介质隔离层的介电常数小于3.9；对介质隔离层进行回刻形成顶部沟槽；在顶部沟槽的侧壁上形成栅介质层，并填充多晶硅形成多晶硅栅。本发明通过减小介质隔离层的介电常数来减小屏蔽栅MOSFET的栅源电容，从而进一步达到降低屏蔽栅MOSFET开关损耗的目的。

技术领域

本发明涉及半导体制造技术领域，具体涉及一种屏蔽栅沟槽MOSFET及其制作方法。

背景技术

屏蔽栅沟槽MOSFET(Shield-Gate Trench MOSFET，简称SGT MOS)在中低压(12V-250V)范围内被广泛地应用，具有重要的市场价值，由于其器件的集成度较高，导通电阻较低，具有较低的栅-漏电荷密度、较大的电流容量，因而具备较低的开关损耗和较快的开关速度，被广泛地应用在低压功率半导体领域。

MOSFET最主要的研究方向就是不断降低功耗，包括导通损耗和开关损耗。屏蔽栅沟槽MOSFET的输出电容为栅漏电容CGD和栅源电容CGS之和：COSS＝CGD+CGS。较大的输出电容会引起瞬态响应下较长的关断时间，引起较高的开关损耗，因此输出电容成为了限制器件工作频率和开关损耗的主要因素之一，须设法减小SGT MOSFET的输出电容COSS。

在现有的屏蔽栅沟槽MOSFET结构中，多晶硅栅与屏蔽栅之间的介质隔离层通常采用SiO2，SiO2的介电常数为3.9，介质隔离层介电常数大小直接关系到多晶硅栅与屏蔽栅间电容大小，也即栅源电容CGS，介质隔离层介电常数变小，栅源电容也会变小。

发明内容

有鉴于此，本发明提供一种屏蔽栅沟槽MOSFET及其制作方法，用以减小屏蔽栅MOSFET的栅源电容，降低屏蔽栅沟槽MOSFET的开关损耗。

本发明提供一种屏蔽栅沟槽MOSFET的制作方法，至少包括以下步骤：

步骤一、提供衬底，所述衬表面形成有外延层；

步骤二、采用光刻刻蚀工艺在所述外延层中形成沟槽；

步骤三、在所述沟槽的底部表面和侧面形成底部介质层，所述底部介质层未将所述沟槽完全填充而在所述沟槽的中央区域形成间隙区；

步骤四、进行多晶硅淀积将所述沟槽中的间隙区完全填充；

步骤五、对所述多晶硅进行回刻形成屏蔽栅；

步骤六、对所述沟槽中的所述底部介质层进行刻蚀，刻蚀后所述底部介质层的顶部高度低于所述屏蔽栅的顶部高度；

步骤七、形成覆盖所述沟槽的介质隔离层，所述介质隔离层的介电常数小于3.9；

步骤八、对所述介质隔离层进行回刻蚀，形成顶部沟槽；

步骤九、在所述顶部沟槽的侧壁上形成栅介质层，并在所述顶部沟槽中填充多晶硅形成多晶硅栅。

优选地，屏蔽栅沟槽MOSTET为N型器件，第一导电类型为N型，第二导电类型为P型，所述衬底为N型掺杂。

优选地，屏蔽栅沟槽MOSTET为P型器件，第一导电类型为P型，第二导电类型为N型，所述衬底为P型掺杂。

优选地，步骤一中所述衬底为硅衬底。

优选地，步骤三中所述底部介质层为氧化层。

优选地，步骤七中所述介质隔离层包括碳掺杂的氧化硅。