[发明专利]半导体器件及其制造方法

说明书

公开了一种半导体器件及其制造方法，该半导体器件包括：衬底；形成在衬底的第一部分上方的第一晶体管，其中第一晶体管包括包含N个纳米片的第一纳米片堆叠；和位于衬底的第二部分上方的第二晶体管，其中第二晶体管包括包含M个纳米片的第二纳米片堆叠，其中N不同于M，其中第一和第二纳米片堆叠形成在彼此垂直偏移的第一和第二衬底区域上。

技术领域

本发明的实施例涉及半导体器件及其制造方法。

背景技术

半导体器件用于各种电子应用中，诸如个人计算机、手机、数码相机和其他电子设备。通过在半导体衬底上顺序沉积绝缘层或介电层、导电层和半导体材料层，并使用光刻对各种材料层进行图案化以在其上形成电路部件和元件来制造半导体器件。随着半导体工业发展到纳米技术工艺节点以追求更高的器件密度、更高的性能和更低的成本，来自制造和设计问题的挑战导致了三维设计的发展。

半导体集成电路(IC)产业经历了快速增长。IC材料和设计的技术进步已经产生了几代IC，每一代都比上一代具有更小、更复杂的电路。半导体行业向纳米技术工艺节点的发展也导致了三维设计的发展，例如，全环绕栅极(GAA)器件。

尽管GAA器件的优势包括减少短沟道效应和增加电流，但随着部件尺寸和间距的不断减小，相关的制造工艺继续变得更具挑战性。

发明内容

根据本发明实施例的一个方面，提供了一种半导体器件，包括：衬底；第一晶体管，位于衬底的第一部分上方，其中，第一晶体管包括N个纳米片的第一纳米片堆叠；以及第二晶体管，位于衬底的第二部分上方，其中，第二晶体管包括M个纳米片的第二纳米片堆叠，其中N不同于M。

根据本发明实施例的另一个方面，提供了一种制造半导体器件的方法，包括：在半导体衬底的第一部分的顶面上形成掩模图案；氧化未掩蔽的半导体衬底的第二部分以在半导体衬底的第二部分上方形成氧化物层；去除氧化物层以暴露半导体衬底的第二部分的顶面；去除掩模图案以暴露半导体衬底的第一部分的顶面，其中，半导体衬底的第二部分的顶面由相对于半导体衬底的第一部分的顶面的偏移距离垂直凹陷；在半导体衬底的第一部分和第二部分的顶面上沉积第一材料的第一层；在位于半导体衬底的第一部分和第二部分上方的第一材料的第一层上沉积第二材料的第一层；掩蔽半导体衬底的第二部分上方的第一材料和第二材料；去除半导体衬底的第一部分上方的第一材料和第二材料；在半导体衬底的第一部分的顶面上并且在半导体衬底的第二部分上的第一材料和第二材料的剩余部分的顶面上沉积第一材料的第二层和第二材料的第二层；以及图案化和蚀刻第一材料和第二材料，以在半导体衬底的第一部分上方形成具有高度H₁的第一堆叠以及在半导体衬底的第二部分上方形成具有高度H₂的第二堆叠，其中，H₁与H₂满足关系H₂H₁。

根据本发明实施例的又一个方面，提供了一种制造半导体器件的方法，包括：识别半导体衬底上的多个功能块；确定每个功能块的功率/速度目标；识别用于实现每个功率/速度目标的多个纳米片堆叠配置；以及在对应于每个功能块的半导体衬底的部分上形成识别的纳米片堆叠配置。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。

图1是根据一些实施例的在中间制造步骤的GAA晶体管器件结构的平面图。

图2A和图2B是根据一些实施例的图1的GAA晶体管器件结构的截面图。

图3A和图3B是反映使用不同数量的纳米片的模型器件配置的最大频率(F_max)和功率效率之间的关系的图。

图4A至图4K是根据一些实施例的在一系列中间制造步骤的GAA晶体管器件结构的截面图。