[发明专利]记忆体装置、半导体装置和制造半导体装置的方法

说明书

提供了一种记忆体装置、半导体装置和制造半导体装置的方法，半导体装置其包括半导体基板和互连件结构。半导体基板包括晶体管，其中晶体管具有源极区域和漏极区域。互连件结构设置在半导体基板上方，其中互连件结构包括多个层间介电质层、第一导孔、和记忆体单元。多个层间介电质层在半导体基板上方。第一导孔嵌入在多个层间介电质层中的至少两个层间介电质层内，并且与晶体管的漏极区域电性连接。记忆体单元设置在多个层间介电质层中的至少两个层间介电质层上方，并且与第一导孔电性连接。

技术领域

本揭示内容是关于记忆体装置或半导体装置中互连件结构的配置，以及制造此记忆体装置或半导体装置的方法。

背景技术

一些集成电路制造制程包括与制造数据储存电路元件相关联的制造步骤。数据储存元件，例如动态随机存取记忆体(DRAM)、静态随机存取记忆体(SRAM)、快闪记忆体(非挥发性记忆体的一种形式)，将在集成电路中的数据储存电路元件放置在紧密封装的元件的阵列中，以最小化由数据储存元件所占据的晶片面积的量。磁阻式随机存取记忆体(MRAM)是一种类型的数据储存元件，其中基于在电路元件中磁场的方向来储存信息。磁阻式随机存取记忆体使用磁场来储存信息，而不是在储存电路元件中电荷的存在/不存在、或在数据储存电路元件中所储存的电荷的量。

发明内容

本揭示内容的一些实施方式提供了一种半导体装置，包含：半导体基板、以及互连件结构。半导体基板包含晶体管，其中晶体管具有源极区域和漏极区域。互连件结构设置在半导体基板上方，其中互连件结构包含：多个层间介电质层、第一导孔、和记忆体单元。多个层间介电质层在半导体基板上方。第一导孔嵌入在多个层间介电质层中的至少两个层间介电质层中，并且与晶体管的漏极区域电性连接。记忆体单元设置在所述多个层间介电质层中的所述至少两个层间介电质层上方，并且与第一导孔电性连接。

本揭示内容的另一些实施方式提供了一种记忆体装置，包含：第一晶体管和第二晶体管、多个介电层、第一导孔、第二导孔、以及记忆体单元。多个介电层在第一晶体管和第二晶体管上方。第一导孔沿着第一方向延伸穿过所述多个介电层。第二导孔沿着第一方向延伸穿过所述多个介电层。记忆体单元设置在所述多个介电层上方，其中记忆体单元通过第一导孔而与第一晶体管的第一漏极区域电性连接，并且通过第二导孔而与第二晶体管的第二漏极区域电性连接。

本揭示内容的又另一些实施方式提供了一种制造半导体装置的方法，包含：提供半导体基板其具有至少两个晶体管；以及在半导体基板上方形成互连件结构包含：在半导体基板上方形成多个层间介电质层，在所述至少两个晶体管的多个漏极区域上方形成被多个层间介电质层所围绕的至少两个导孔，和在所述至少两个导孔上方形成至少一个记忆体单元并且与所述至少两个导孔电性连接。

附图说明

本揭示内容的多个态样可由以下的详细描述并且与所附附图一起阅读，得到最佳的理解。注意的是，根据产业界的标准惯例，各个特征并未按比例绘制。事实上，为了讨论的清楚性起见，各个特征的尺寸可任意地增加或减小。

图1是根据本揭示内容的一些实施方式的半导体装置的示意性俯视图；

图2是根据本揭示内容的一些实施方式的半导体装置的示意性截面视图；

图3是根据本揭示内容的一些实施方式的半导体装置的示意性截面视图；

图4A至图4G是根据本揭示内容的一些实施方式在半导体装置的制造方法的各个阶段时所产生的结构的示意性截面视图；

图5A至图5G是根据本揭示内容的一些实施方式在半导体装置的制造方法的各个阶段时所产生的结构的示意性截面视图；

图6是根据本揭示内容的一些替代性实施方式的半导体装置的示意性俯视图；

图7是根据本揭示内容的一些替代性实施方式的半导体装置的示意性截面视图；

图8是根据本揭示内容的一些替代性实施方式的半导体装置的示意性截面视图；