[发明专利]半导体装置、存储设备、及晶体管的制造方法

说明书

实施方式提供一种能够使特性稳定提高的半导体装置、存储设备、及晶体管的制造方法。实施方式的半导体装置具备衬底、衬底上的栅极绝缘膜、积层半导体层、及积层半导体层上或积层半导体层的上方的金属层。积层半导体层具有：第1层，形成在栅极绝缘层上，并且包含掺杂有磷的多晶半导体；第2层，形成在第1层上，并且包含掺杂有碳的多晶半导体；及第3层，形成在第2层上，并且包含掺杂有磷或未掺杂磷的多晶半导体。第3层的磷含量少于第1层的磷含量，或第3层不含磷。

[相关申请]

本申请享有以日本专利申请2020-157386号(申请日期：2020年9月18日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。

技术领域

本发明涉及一种半导体装置、存储设备、及晶体管的制造方法。

背景技术

为了将半导体存储设备高集成化，已提出一种将存储单元三维堆叠的三维积层型非易失性存储设备。三维积层型非易失性存储设备例如具有存储单元阵列与成为存储单元的控制电路的周边电路积层的结构。周边电路使用的是CMOS(Complementary Metal OxideSemiconductor，互补金氧半导体)等。CMOS中使用的晶体管会因其制造步骤等而发生特性的劣化。

发明内容

本发明的实施方式提供一种能够使特性稳定提高的半导体装置、存储设备、及晶体管的制造方法。

实施方式的半导体装置具备衬底、衬底上的栅极绝缘膜、积层半导体层、及积层半导体层上或积层半导体层的上方的金属层。积层半导体层具有：第1层，形成在栅极绝缘层上，并且包含掺杂有磷的多晶半导体；第2层，形成在第1层上，并且包含掺杂有碳的多晶半导体；及第3层，形成在第2层上，并且包含掺杂有磷或未掺杂磷的多晶半导体。第3层的磷含量少于第1层的磷含量，或第3层不含磷。

附图说明

图1是表示实施方式的半导体装置中的栅极电极的剖视图。

图2是表示图1所示的栅极电极的变化例的剖视图。

图3(a)～(f)是表示图1所示的栅极电极的制造步骤的图。

图4是表示作为实施方式的半导体装置的CMOSFET(Complementary Metal OxideSemiconductor Field Effect Transistor，互补金氧半导体场效电晶体)的剖视图。

图5(a)～图7(o)是表示图4所示的CMOSFET的制造步骤的图。

图8是表示实施方式的半导体存储装置的构成的框图。

图9是表示图8所示的半导体存储装置的存储单元阵列的电路构成的电路图。

图10是表示实施方式的半导体存储装置的剖视图。

具体实施方式

下面，参照附图，对实施方式的半导体装置及半导体存储装置进行说明。此外，在各实施方式中，存在对实质上相同的构成部位标注相同的符号并将相关说明部分省略的情况。附图是示意性的，厚度与平面尺寸的关系、各部分的厚度比例等有时会与实际情况不同。

(第1实施方式/栅极电极)

图1是表示实施方式的半导体装置中的栅极电极的结构的剖视图。图1所示的栅极电极100设置在栅极绝缘层120上，该栅极绝缘层120形成在半导体衬底110的一面上。作为半导体衬底110，例如可以使用硅衬底。栅极绝缘层120例如可以使用氧化硅(SiO)。栅极电极100具备3层结构的积层半导体层130、金属层150，且根据需要而具备TSI(ThroughSilicon oxide Insertion，穿通氧化硅插入)层140。