[发明专利]半导体装置及其制造方法

说明书

本发明涉及一种半导体装置及其制造方法。根据一实施方式，半导体装置具备配线，所述配线包含第1层和设置在所述第1层上且含有铜的第2层。所述装置还具备插塞，所述插塞设置在所述配线上，且包含含有钛及氮的第3层和设置在所述第3层上且含有钨的第4层。进而，所述第3层内的氯浓度为5.0×10²¹atoms/cm³以下，所述第3层与所述第4层的界面的氧浓度为5.0×10²¹atoms/cm³以下。

相关申请案的引用

本申请案基于2020年02月25日提出申请的在先日本专利申请案第2020-029695号的优先权而主张优先权利益，通过引用将其内容全部并入本文中。

技术领域

本发明的实施方式涉及一种半导体装置及其制造方法。

背景技术

在半导体装置及其制造方法的金属配线上配置介层插塞(via plug)时，存在因介层插塞的影响而导致金属配线劣化的情况。此情况下存在如下课题：必须抑制介层插塞的影响所导致的金属配线劣化。

发明内容

一实施方式提供一种能够抑制插塞影响所导致的配线劣化的半导体装置及其制造方法。

根据一实施方式，半导体装置具备配线，所述配线包含第1层和设置在所述第1层上且含有铜的第2层。所述装置还具备插塞，所述插塞设置在所述配线上，且包含含有钛及氮的第3层和设置在所述第3层上且含有钨的第4层。进而，所述第3层内的氯浓度为5.0×10²¹atoms/cm³以下，所述第3层与所述第4层的界面的氧浓度为5.0×10²¹atoms/cm³以下。

根据所述构成，可提供一种能够抑制插塞影响所导致的配线劣化的半导体装置及其制造方法。

附图说明

图1(a)、(b)是表示第1实施方式的半导体装置的结构的剖视图。

图2(a)、(b)是表示第1实施方式的半导体装置的制造方法的剖视图(1/4)。

图3(a)、(b)是表示第1实施方式的半导体装置的制造方法的剖视图(2/4)。

图4(a)、(b)是表示第1实施方式的半导体装置的制造方法的剖视图(3/4)。

图5(a)、(b)是表示第1实施方式的半导体装置的制造方法的剖视图(4/4)。

图6是表示第1实施方式的半导体装置的结构的一例的剖视图。

图7是表示第1实施方式的半导体装置的结构的另一例的剖视图。

图8是表示第2实施方式的半导体装置的结构的剖视图。

图9是表示第2实施方式的柱状部的结构的剖视图。

图10是表示第2实施方式的半导体装置的制造方法的剖视图。

图11(a)、(b)是表示第2实施方式的半导体装置的结构的一例的剖视图。

具体实施方式

以下，参照附图对本发明的实施方式进行说明。在图1至图11中，对相同的构成标注相同的符号，并省略重复说明。

(第1实施方式)图1是表示第1实施方式的半导体装置的结构的剖视图。