[发明专利]实施精确占空比控制的双数据速率电路和数据生成方法

说明书

一种双数据速率电路包括：时钟发生器、时钟分频器和复用器。所述时钟发生器被用于接收源时钟信号以生成一对互补时钟信号。所述时钟分频器被耦合到所述时钟发生器，并且被用于仅使用所述一对互补时钟信号的单边沿转换来生成四个多相时钟信号。所述四个多相时钟信号连续异相90°。所述复用器被耦合到所述时钟分频器，并且被用于通过分别在所述四个多相时钟信号中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择所述多个数据位中的每个数据位并且输出每个选定的数据位作为输出数据流，来将多个数据位复用到所述输出数据流中。

技术领域

本发明涉及高速数据处理，并且具体涉及实施精确占空比控制的双数据速率电路和数据生成方法。

背景技术

双数据速率(DDR)系统在时钟信号的上升沿和下降沿都传输数据。因此，来自DDR电路的输出数据与时钟信号的上升沿和下降沿对齐，并且因此，时钟信号的占空比对输出数据的数据窗口具有直接影响，并且50％占空比、低抖动的时钟对于优化输出数据的计时性能是至关重要的。

在常规技术中，由于用于选择输出数据的不平衡的上拉和下拉驱动强度，常规DDR电路常常遭受输出数据的不良占空比。

因此，出现了对于实施精确占空比控制的双数据速率电路和数据生成方法的需求，以满足计时要求、减少数据偏斜、降低错误率并且增强系统性能。

发明内容

在本发明的一个实施例中，提供了一种双数据速率电路，其包括：时钟发生器、时钟分频器和复用器。所述时钟发生器被用于接收源时钟信号以生成一对互补时钟信号。所述时钟分频器被耦合到所述时钟发生器，并且被用于仅使用所述一对互补时钟信号的单边沿转换来生成四个多相时钟信号。所述四个多相时钟信号连续异相90°。所述复用器被耦合到所述时钟分频器，并且被用于通过分别在所述四个多相时钟信号中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择多个数据位中的每个数据位并且输出每个选定的数据位作为输出数据流，来将所述多个数据位复用到所述输出数据流中。

在本发明的另一实施例中，公开了一种由双数据速率电路采用的数据生成方法，所述双数据速率电路包括时钟发生器、时钟分频器和复用器。所述数据生成方法包括：所述时钟发生器接收源时钟信号以生成一对互补时钟信号；所述时钟分频器仅使用所述一对互补时钟信号的单边沿转换来生成四个多相时钟信号，所述四个多相时钟信号彼此异相90°；并且所述复用器通过分别在所述四个多相时钟信号中的两个多相时钟信号的第一边沿转换和第二边沿转换时顺序地选择和取消选择多个数据位中的每个数据位并且输出每个选定的数据位作为输出数据流，来将所述多个数据位复用到所述输出数据流中。

在阅读了在各个附图和图中所图示的优选实施例的以下详细描述之后，本发明的这些和其他目的无疑对于本领域普通技术人员而言将变得显而易见。

附图说明

并入本文并且形成说明书的一部分的附图图示了本公开的实施例，并且与说明书一起进一步用于解释本公开的原理并且使相关领域的技术人员能够完成和使用本公开。

图1是根据本发明的实施例的双数据速率电路的框图。

图2是图1中的DDR电路的时序图。

图3是图1中的时钟发生器的框图。

图4是图1中的时钟分频器的框图。

图5是图1中的复用器的框图。

图6和图7分别是图5中的复用器的匹配的3输入NAND门和匹配的4输入NAND门的示意图。

图8是由图1中的双数据速率电路采用的数据生成方法的流程图。

图9和图10分别示出了对图1中的DDR电路和常规存储器控制器两者的模拟。

具体实施方式