[发明专利]一种低延时8B/10B编码的方法与装置

说明书

本发明公开了一种低延时8B/10B编码的方法与装置，对传统的四通道8B/10B编码器进行改进，根据8B/10B编码表的因果关系导出了极性产生方法，在编码器中加入极性产生部分，省去了传统多通道编码器内部通道间的大量等待时间，提升了并行编码的效率，在提高了数据传输速率的同时，降低了编码输出延时。本发明可简单地推广至任意通道的低延时8B/10B编码器。

技术领域

本发明属于，具体涉及一种低延时8B/10B编码的方法与装置。

背景技术

8B数据有2⁸共128种情况，其中包括了连续的‘0’或‘1’、‘0’多‘1’少，‘1’少‘0’多等情况，造成了直流不平衡、电磁干扰、时钟恢复困难等问题。为解决上述问题，IBM公司的Albert X.Widmer和Peter A.Franaszek两位工程师提出了8B/10B的编解码方式，将8B数据编码成数量相当且至少发生3次跳变的10B数据用于数据传输。8B数据包含控制字符Kx.y与数据字符Dx.y两类，8B数据由高位到低位依次为HGFEDCBA，编码后的10B数据由高位到低位依次为abcdeifghj，使用RD(Running Disparity，极性偏差值)来体现数据流中‘0’和‘1’的平衡程度，10B数据的平衡程度有三种，为-2(6个‘0’与4个‘1’)、+2(4个‘0’与6个‘1’)和0(‘0’与‘1’各5个)，分别对应了RD-、RD+和平衡，当数据平衡时，保持前一个数据的RD不变。

当8B/10B进行3B/4B、5B/6B分别编码时，取前一个10B的RD值输出作为当前8B中5B编码的RD输入，再根据当前5B编码的RD输出作为3B编码的RD输入。例如前一个10B编码结果为0101011110(RD+)，当前8B为00110000，而根据编码规则，当前5B/6B编码RD输入为+，5B编码后为100100(RD-)，3B/4B编码的RD输入为-，3B编码后为1001(保持RD-)，编码后的10B为1001001001。可见，8B/10B编码保证了数据通信中‘1’和‘0’数量相对平衡。

图1为基于逻辑运算法的传统四通道8B/10B并行编码单元工作流程。假设10B数据的目标传输速率为10Gbps，当编码单元仅用单路编码单元时，编码单元电路的工作频率为1GHz；当编码单元采用四通道编码单元并行编码时，每个时钟周期输入4字节8B数据，经过若干个时钟周期后编码单元输出4字节10B数据，四通道编码单元电路的工作频率仅需250MHz。可见，与单路编码单元的编码单元相比，采用四通道编码单元的编码单元在相同工作频率下能够获得4倍的数据传输速率，在相同的数据传输速率下编码单元工作频率能够降低75％。

如编码单元采用四通道编码单元，由图1可知，其每路编码单元的极性输入来自于上一路编码单元的极性输出，使用组合逻辑法与查表法都依赖于5B/6B与3B/4B的极性信息，并需要经过多个延时较大的异或门，极性结果的产生的路径最深，因此要在整个编码流程最后产生。同理，四通道编码单元同时输入多路8B数据进行编码，而在下一通道的编码过程中，需要获得上一通道极性输出才可编码出正确的10B数据，这种依赖关系增加了四通道编码单元之间的耦合度，导致了在编码单元输入8B待编码数据后需要经过若干个时钟周期才能获得正确的10B编码输出结果，增大了编码输出延时，对并行效率产生了极大的影响。

可见，在设计四通道8B/10B编码单元时，须在提升数据传输速率和降低频率的同时，解决编码结果输出的延时问题。因此，亟需一种低延时8B/10B编码的方法与装置。

发明内容

为解决现有技术存在的缺陷，本发明提供一种低延时8B/10B编码的方法与装置。

为了解决上述技术问题，本发明提供了如下的技术方案：

本发明提供一种低延时8B/10B编码的方法，包括以下步骤：

S1、输入寄存器输入8B数据；

S2、对K码进行查错；