[实用新型]一种并行处理器阵列结构有效
| 申请号： | 201720992237.1 | 申请日： | 2017-08-09 |
| 公开（公告）号： | CN207529364U | 公开（公告）日： | 2018-06-22 |
| 发明（设计）人： | 葛松芬 | 申请（专利权）人： | 葛松芬 |
| 主分类号： | G06F9/38 | 分类号： | G06F9/38 |
| 代理公司： | 暂无信息 | 代理人： | 暂无信息 |
| 地址： | 215000 江苏省苏州*** | 国省代码： | 江苏;32 |
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| 摘要： | |||
| 搜索关键词： | 处理器 处理器组 并行处理器阵列 本实用新型 二级处理器 访问延迟 芯片资源 译码器 芯片 总线连接器 包含关系 互联技术 允许使用 连接组 仲裁器 加速器 互联 邻近 通信 保证 | ||
【权利要求书】：
1.一种并行处理器阵列结构，其特征在于，包括芯片和处理器，所述芯片上设置多个处理器，组成一级处理器组，多个一级处理器组组成二级处理器组，多个二级处理器组组成三级处理器组，以此类推，即所述并行处理器阵列包括多级，每级由小到大呈包含关系，每个级包括多个小一级的处理器组，其中，每级处理器组中的每个处理器或处理器组通过译码器或仲裁器连接加速器和总线连接器。
2.根据权利要求1所述的一种并行处理器阵列结构，其特征在于:所述处理器组中的一个处理器通过译码器连接加速器和总线连接器，所述总线连接器可连接组间共享的加速器。
3.根据权利要求1所述的一种并行处理器阵列结构，其特征在于:所述处理器组通过仲裁器连接加速器和总线连接器。
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