[发明专利]半导体器件及其制造方法

说明书

本发明提供一种半导体器件及其制造方法。在填埋psupgt;+/supgt;源极区域(SC)与psupgt;+/supgt;漏极区域(DC)之间的隔离槽(TNC)的内部的隔离绝缘膜(SIS)的上表面形成有凹部(HL)。psupgt;‑/supgt;漂移区(DFT)位于隔离槽(TNC)的下侧且与psupgt;+/supgt;漏极区域(DC)连接。门电极(GE)填埋凹部(HL)的内部。n型杂质区域(NH)位于psupgt;‑/supgt;漂移区(DFT)的下侧且凹部(HL)的正下方。

技术领域

本发明涉及一种半导体器件及其制造方法。

背景技术

为了实现高耐压化，已知在高耐压LDMOS(Laterally Diffused Metal OxideSemiconductor，横向扩散金属氧化物半导体)晶体管的门极与漏极之间采用STI(ShallowTrench Isolation，浅沟道隔离)结构。例如在日本特开2015-162581号公报、日本特开2009-278100号公报等中公开有上述结构。

上述两份公报中公开了，在填埋隔离槽内的隔离绝缘膜的上表面形成有槽，门电极的一部分埋入于该槽内的结构。

上述两份公报所记载的结构能够改善被称作热载流子注入(HCI：Hot CarrierInjection)的现象。在此，热载流子注入是指：被LDMOS晶体管的漏极电场加速而具有较高能量的载流子(热载流子)注入到门极绝缘膜从而导致晶体管的特性(Ids、Vth)发生变化的现象。

发明内容

然而，上述两份公报所记载的技术存在抑制热载流子注入到门极绝缘膜的效果有时不够充分的问题。

其他问题及新的特征通过本说明书中的记载及附图变得明朗。

根据一种实施方式所涉及的半导体器件，在填埋第一导电型的源极区域与漏极区域之间的隔离槽内的隔离绝缘膜的上表面形成有凹部。第一导电型的漂移区位于隔离槽的下侧且与漏极区域连接。门电极填埋凹部内。第二导电型的第一杂质区域位于漂移区的下侧且凹部的正下方。

根据一种实施方式所涉及的半导体器件的制造方法，形成隔离绝缘膜，所述隔离绝缘膜填埋隔离槽内，并且在所述隔离绝缘膜的上表面具有凹部。接着，形成第二导电型的第一杂质区域，所述第二导电型的第一杂质区域位于漂移区的下侧且凹部的正下方。接着，形成门电极，所述门电极在夹在源极区域与漂移区之间的主表面之上夹着门极绝缘膜与该主表面对置，并且所述门电极填埋凹部内。

本发明的上述及其他目的、特征、局势、优点通过参考附图进行说明的本发明的下述详细说明将变得明朗。

附图说明

图1是概略地表示第1实施方式的芯片状态的半导体器件的结构的平面图。

图2是表示图1所示半导体器件的结构的剖视图。

图3是表示图2所示LDpMOS晶体管部的结构的平面图。

图4是沿图3的Ⅳ-Ⅳ线剖切的示意剖视图。

图5是表示沿图4的V-V线的杂质浓度分布的图。

图6是用于说明凹槽下的n型杂质区域的位置的局部放大剖视图。

图7是用于说明凹槽下的n型杂质区域的位置的局部放大剖视图。

图8是表示图4所示半导体器件的制造方法的第一工序的剖视图。

图9是表示图4所示半导体器件的制造方法的第二工序的剖视图。

图10是表示图4所示半导体器件的制造方法的第三工序的剖视图。

图11是表示图4所示半导体器件的制造方法的第四工序的剖视图。