[发明专利]静电放电保护器件和集成电路

说明书

一种静电放电保护器件和集成电路，所述静电放电保护器件包括：衬底；位于衬底内的可控硅结构，所述可控硅结构包括：用于实现静电输入的阳极，以及用于实现静电输出的阴极以及控制极；第一触发MOS管用于在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通。本发明通过设置第一触发MOS管用于在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通。所述第一触发MOS管在所述可控硅结构之前实现导通，一部分静电通过所述第一触发MOS管释放，而且随着静电的释放所述静电释放电流流经所述可控硅结构，能够对所述可控硅结构进行充电，从而使所述可控硅结构触发，从而降低了所述静电保护器件的触发电压。

技术领域

本发明涉及半导体器件领域，特别涉及一种静电放电保护器件和集成电路。

背景技术

静电放电现象(Electrostatic Discharge)对集成电路的可靠性构成严重的威胁。而且随着半导体技术的发展，半导体器件的尺寸不断缩小，器件密度不断提高，一方面，介质层厚度越来越薄，器件能够承受的静电压力越来越低；另一方面，容易产生、积累静电的材料(如塑料、橡胶等)大量使用，使得集成电路受到静电放电损伤的几率大大增加。

静电放电现象的模式大致可以分为四种：人体放电模式(Human-Body Model,HBM)、机器放电模式(Machine Model,MM)、组件充电放电模式(Charged Device Model,CDM)以及电场感应模式(Field Induced Model,FIM)。当发生静电放电时，静电荷产生的电流通常高达数安培，在静电荷输入时所产生的电压高达数伏甚至数十伏。如果较大的静电电流进入芯片内部，会造成芯片的损伤，同时静电荷输入时所产生的高压会造成内部器件的栅氧击穿，从而引起电路失效。因此在现有芯片设计中，通常采用静电放电保护器件对静电电荷进行释放以减少芯片损伤。

在集成电路正常工作状态下，静电放电保护器件是属于关闭状态，并不影响芯片内其他器件的功能。而在发生静电放电现象时，静电荷输入产生瞬间高压，此时静电放电保护器件开启导通，迅速释放静电电荷。

现有的静电放电保护器件的设计和应用包括：栅接地的N型场效应晶体管(GateGrounded NMOS，简称GGNMOS)保护器件、可控硅(Silicon Controlled Rectifier，简称SCR)保护器件、横向扩散场效应晶体管(Laterally Diffused MOS，简称LDMOS)保护器件、双极结型晶体管(Bipolar Junction Transistor，简称BJT)保护器件等。其中可控硅保护器件具有高稳定性、制造工艺简单等优点，被广泛应用于集成电路以及电源域的防护中。但是现有技术中的可控硅保护器件具有触发电压高的问题。

发明内容

本发明解决的问题是提供一种静电放电保护器件和集成电路，以降低所述静电放电保护器件的触发电压，提高所述集成电路的稳定性。

为解决上述问题，本发明提供一种静电放电保护器件，包括：

衬底；

位于衬底内的可控硅结构，所述可控硅结构包括：用于实现静电输入的阳极，以及用于实现静电输出的阴极以及控制极；

第一触发MOS管，所述第一触发MOS管包括第一端、第二端以及控制端，所述控制端控制所述第一触发MOS管的第一端和所述第一触发MOS管的第二端的导通和截断；

所述第一触发MOS管的第一端、控制端与所述可控硅结构的阳极相连；所述第一触发MOS管的第二端与所述可控硅结构的阴极和控制极相连，用于在静电输入时先于所述可控硅结构实现第一端和第二端之间的导通。

可选的，所述衬底为P型衬底，所述可控硅结构包括位于P型衬底内的N型阱区，所述第一触发MOS管位于所述N型阱区内。

可选的，所述第一触发MOS管为P型MOS管。