[发明专利]半导体装置

说明书

本发明提供了一种包括基板的半导体装置。该基板包括：第一类型的阱；第二类型的第一掺杂区，设于该第一类型的阱中；第二类型的阱，与该第一类型的阱邻近；以及第一类型的第一掺杂区，掺杂在该第二类型的阱中。其中，该基板不包括设于该第二类型的第一掺杂区、该第一类型的阱、该第二类型的阱以及该第一类型的第一掺杂区形成的电流路径中的隔离材料。采用本发明，可以减少半导体装置的放电时间。

技术领域

本发明涉及半导体技术领域，更特别地，涉及一种半导体装置。

背景技术

照惯例，在P掺杂区(P doped region)和N掺杂区(N doped region)之间设有至少一个浅沟槽绝缘体(shallow trench insulator，STI)，以使该P掺杂区和该N掺杂区隔开。图1是现有技术提供的具有浅沟槽绝缘体101的半导体装置100的示意图。如图1所示，P掺杂区103和N掺杂区105之间设有一个浅沟槽绝缘体101。因此，由于浅沟槽绝缘体101的材料不导电，电流路径CP必须绕过该浅沟槽绝缘体101，其中，该电流路径CP用于传输从P掺杂区103到N掺杂区105的电流。在这种情况下，该电流路径CP较长，以至于用于该半导体装置的充电/放电时间也相应地延长，这可能会引起一些缺点。例如，若应用该半导体装置100作为静电放电(electrostatic discharge，ESD)装置，则由于该半导体装置100具有低放电速度，由这些装置保护的电路很容易被破坏。

发明内容

有鉴于此，本发明的目的之一在于提供一种半导体装置，以解决上述问题。

在一实施例中，本发明公开了一种包括基板的半导体装置，该基板包括：第一类型的阱；第二类型的第一掺杂区，设于该第一类型的阱中；第二类型的阱，与该第一类型的阱邻近；以及第一类型的第一掺杂区，掺杂在该第二类型的阱中。其中，该基板不包括设于该第二类型的第一掺杂区、该第一类型的阱、该第二类型的阱以及该第一类型的第一掺杂区形成的电流路径中的隔离材料。

在一些实施例中，该第一类型是N型，以及该第二类型是P型。在另一些实施例中，该第一类型是P型，以及该第二类型是N型。

采用本发明，可以提高放电速度，减少放电时间。

本领域技术人员在阅读各种附图中示出的优选实施例的下述详细的描述过后，可以毫无疑义地理解本发明的这些以及其它目的。

附图说明

图1是现有技术提供的具有浅沟槽绝缘体101的半导体装置100的示意图；

图2(a)、图3(a)、图4(a)、图5(a)、图6(a)、图7(a)分别是本发明实施例提供的半导体装置的俯视图(top view)，该半导体装置没有硅化物；

图2(b)、图3(b)、图4(b)、图5(b)、图6(b)、图7(b)是本发明实施例提供的分别与图2(a)、图3(a)、图4(a)、图5(a)、图6(a)、图7(a)对应的半导体装置的截面图，该半导体装置没有硅化物；

图8(a)-图10(b)是本发明实施例提供的半导体装置的截面图，该半导体装置具有硅化物；

图11是本发明实施例提供的一种电压供给电路1100的电路图。

具体实施方式