[发明专利]双数据速率计数器和模数转换器以及CMOS图像传感器

权利要求书

1.一种双数据速率DDR计数器，包括：

输入时钟控制部分，其适于通过基于计数器使能信号来检测输入时钟的相邻时钟的状态而控制所述输入时钟的状态以产生第一时钟；以及

最低有效位LSB控制部分，其适于基于所述计数器使能信号来保持LSB、以及以多区段对所述第一时钟顺序地执行计数操作。

2.如权利要求1所述的DDR计数器，其中，所述输入时钟控制部分基于所述计数器使能信号的第一边沿来检测所述输入时钟的相邻时钟的状态，以及基于所述相邻时钟的检测状态来将所述输入时钟反相或不反相。

3.如权利要求1所述的DDR计数器，其中，所述输入时钟控制部分包括：

计数区段确定块，其适于接收所述输入时钟和所述计数器使能信号、并且确定计数区段；

时钟采样块，其适于基于所述计数器使能信号来对所述输入时钟的状态采样；以及

第一反相/不反相块，其适于基于从所述时钟采样块获得的时钟采样结果来将所述计数区段确定块的输出反相或不反相、以及将所述第一时钟输出至所述LSB控制部分。

4.如权利要求3所述的DDR计数器，其中，所述输入时钟控制部分还包括：

第三反相/不反相块，其适于基于控制信号来将互相关双重采样输出反相或不反相、以及输出所述计数器使能信号。

5.如权利要求3所述的DDR计数器，其中，所述计数区段确定块包括：

延迟单元，其适于将所述计数器使能信号延迟；以及

与非NAND门，其适于对所述输入时钟和在所述延迟单元中延迟的所述计数器使能信号执行与非NAND操作。

6.如权利要求3所述的DDR计数器，其中，所述时钟采样块包括：

脉冲发生单元，其适于基于所述计数器使能信号来产生用于对所述输入时钟采样的脉冲；以及

储存单元，其适于储存在从所述脉冲发生单元输入所述脉冲时的时刻所述输入时钟的状态值。

7.如权利要求1所述的DDR计数器，其中，所述LSB控制部分基于所述计数器使能信号的第二边沿来保持所述LSB，以及以多区段对所述第一时钟顺序地执行所述计数操作。

8.如权利要求1所述的DDR计数器，其中，所述LSB控制部分包括：

第二反相/不反相块，其适于基于之前计数操作的之前LSB值来将所述第一时钟反相或不反相，以产生第二时钟；

储存块，其适于基于所述第二时钟来储存当前LSB值；以及

保持块，其适于在所述计数器使能信号的下降沿处储存并且保持所述当前LSB值作为所述之前LSB值。

9.一种模数转换器ADC，包括：

比较器，其适于将模拟信号与参考信号进行比较，并且产生比较器输出信号；以及

双数据速率DDR计数器，其适于基于所述比较器输出信号来产生与所述模拟信号相对应的数字信号，

其中，所述DDR计数器包括：

输入时钟控制部分，其适于通过基于计数器使能信号检测输入时钟的相邻时钟的状态来控制所述输入时钟的状态，以产生第一时钟；以及

最低有效位LSB控制部分，其适于基于所述计数器使能信号来保持LSB，以及以多区段对所述第一时钟顺序地执行计数操作。

10.如权利要求9所述的ADC，其中，所述输入时钟控制部分基于所述计数器使能信号的上升沿来检测所述相邻时钟的状态，以及基于所述相邻时钟的检测状态来将所述输入时钟反相或不反相。

11.如权利要求10所述的ADC，其中，所述LSB控制部分基于所述计数器使能信号的下降沿来保持所述LSB，以及以所述多区段对所述第一时钟顺序地执行计数操作。

12.一种互补金属氧化物半导体CMOS图像传感器CIS，包括：

检测部分，其适于产生模拟信号；

模数转换器，其适于将所述模拟信号与参考信号进行比较，以及利用一个或多个双数据速率DDR计数器来产生与所述模拟信号相对应的数字信号；以及

控制部分，其适于控制所述检测部分和所述模数转换器的操作，

其中，所述DDR计数器中的每个包括：

输入时钟控制块，其适于通过基于计数器使能信号来检测输入时钟的相邻时钟的状态而控制所述输入时钟的状态以产生第一时钟；以及

最低有效位LSB控制块，其适于基于所述计数器使能信号来保持LSB，以及以多区段对所述第一时钟顺序地执行计数操作。