[发明专利]高保持电压可控硅结构

说明书

技术领域

本发明涉及一种高保持电压可控硅结构，特别涉及一种适用于电源ESD保护的高保持电压可控硅结构。

背景技术

静电放电(Electrostatic Discharge，ESD)现象广泛存在于自然界中，也是引起集成电路产品失效的重要原因之一。集成电路产品在其生产制造及装配过程中很容易受到静电放电的影响，造成产品的可靠性降低，甚至损坏。因此，研究可靠性高和静电防护性能强的静电放电防护器件和防护电路对提高集成电路的成品率和可靠性具有不可忽视的作用。

根据静电放电产生的原因及其对集成电路放电方式的不同，静电放电通常分为以下四种模式：HBM(人体放电模式)、MM(机器放电模式)、CDM(组件充电放电模式)、和FIM(电场感应模式)。其中，HBM和MM模式是最常见的也是工业界最为关心的两种静电放电模式。当集成电路发生静电放电现象时，大量电荷瞬间流入芯片的引脚，这些电荷产生的电流通常可达几个安培大小，在该引脚处产生的电压高达几伏甚至几十伏。较大的电流和较高的电压会造成芯片内部电路的损坏和器件的击穿，从而导致电路功能的失效。

因此，为了防止芯片遭受到ESD的损伤，就需要对芯片的每个引脚都要进行有效的ESD防护。通常，ESD保护器件的设计需要考虑两个方面的问题：一是ESD保护器件要能够泄放大电流；二是ESD保护器件要能在芯片受到ESD冲击时将芯片引脚端电压箝制在安全的低电压水平。

通常用作ESD保护的器件主要有二极管、GGNMOS(栅接地的NMOS)、可控硅(SCR)等。可控硅结构由于其面积小，电流泄放能力强，得到了广泛的应用。但是，由于一般的可控硅结构保持电压低(通常低于电源电压)，容易诱发LATCH-UP现象，所以很少应用于芯片上电源管脚的ESD保护。

因此，研究一种适用于电源ESD保护的、具有高保持电压的可控硅结构，是本申请人致力于解决的问题。

发明内容

为此，本发明提供了一种高保持电压可控硅结构，包括P型衬底(101)，所述P型衬底(101)内设有N型埋层(102)，所述N型埋层(102)上注有高压N阱(103)，所述高压N阱(103)内依次并排注有第一N+区(104)、第一P+区(105)和低压P阱(109)，所述低压P阱(109)内依次并排注有第二N+区(107)和第二P+区(108)，其中，在所述第一P+区(105)与所述第二N+区(107)之间注有第三N+区(106)，所述第三N+区(106)的一部分位于所述高压N阱(103)内，另一部分位于所述低压P阱(109)内，且所述第三N+区(106)与所述第二N+区(107)之间间隔有第二氧化隔离层(110b)；所述P型衬底(101)在所述可控硅结构的边缘延伸到所述可控硅结构的表面，且在所述可控硅结构的表面位于所述P型衬底(101)的区域覆盖有第一氧化隔离层(110a、110a’)。

进一步地，所述第一N+区(104)与所述第一P+区(105)共同引出第一器件端口连接到电源，所述第二N+区(107)与所述第二P+区(108)共同引出第二器件端口接地。

本发明的高保持电压可控硅结构，由于具有较高的保持电压，故适合应用于芯片中对电源的ESD保护，并且其工艺实现可与业界常用的高压CMOS和BCD工艺兼容。

附图说明

图1为以剖面图的方式展示的本发明的高保持电压可控硅结构的结构示意图；

图2为本发明的高保持电压可控硅结构的寄生单元示意图；

图3为本发明的高保持电压可控硅结构的TLP测试图。

具体实施方式

下面结合附图和具体实施方式对本发明的高保持电压可控硅结构作进一步的详细描述，但不作为对本发明的限定。

如图1所示，一种高保持电压可控硅结构，其适用于电源ESD保护，包括P型衬底101，该P型衬底101内设有N型埋层102，N型埋层102上注有高压N阱103。

高压N阱103内依次并排注有第一N+区104、第一P+区105和低压P阱109，在低压P阱109内依次并排注有第二N+区107和第二P+区108。

另外，在第一P+区105与第二N+区107之间注有第三N+区106，该第三N+区106的一部分位于高压N阱103内，另一部分位于低压P阱109内，且第三N+区106与第二N+区107之间间隔有第二氧化隔离层110b。