[发明专利]半导体装置的制造方法及半导体装置

说明书

一种半导体装置的制造方法及半导体装置，以较高的成品率制造高性能的结FET。该方法包括如下工序：（a）在形成于n⁺型SiC基板的上部的n^‑型漂移层的表面形成n⁺型源极层；（b）在（a）工序之后，将在n^‑型漂移层的上部形成的氧化硅膜（21）作为掩模，对n^‑型漂移层的表面进行蚀刻，由此形成按照预定的间隔配置的多个浅槽；（c）在（b）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n^‑型漂移层中掺杂氮，由此形成n型反掺杂层；（d）在（c）工序之后，在氧化硅膜及浅槽各自的侧壁形成侧阱间隔物；（e）在（d）工序之后，使用垂直离子注入法在多个浅槽各自的下部的n^‑型漂移层中掺杂铝，由此形成p型栅极层。

技术领域

本发明涉及半导体装置的制造方法及半导体装置，尤其涉及有效地应用于在SiC（碳化硅）基板上形成结型场效应晶体管（Junction Field Effect Transistor：JFET）的半导体装置的技术。

背景技术

作为大功率半导体元件的一种有将pn结作为栅极来控制沟道的结型场效应晶体管（下面称为结FET）。尤其是基板材料使用SiC的结FET，由于SiC的绝缘破坏电场比Si大，因而耐压特性良好，而且pn结的扩散电位高，因而能够实现即使对栅极施加负电压时也能够使沟道完全耗尽的所谓常闭型的FET。

专利文献1和专利文献2公开了隧道型结FET。在这些文献中记载的结FET，在通过在SiC基板上外延生长的n^-型漂移层上形成隧道，并结合倾斜离子注入法和垂直离子注入法在隧道的侧壁及底面掺杂Al（铝）等p型杂质，由此形成p型栅极区域。

作为表示结FET的性能的重要特性之一的导通电阻，能够通过扩大相邻的栅极区域的间隔而降低，但是这样也导致逆偏置时的源极、漏极耐压降低。即，导通电阻与源极、漏极耐压存在以栅极区域的间隔为参数的取舍关系。因此，为了使结FET高性能化，该参数的控制非常重要。

在非专利文献1中报告了通过使p型栅极区域的杂质浓度属性变陡峻，能够改善上述导通电阻与源极、漏极耐压的取舍关系。虽然该文献没有记载使杂质浓度属性变陡峻的方法，但是可以考虑例如使用倾斜离子注入法在隧道的侧壁掺杂n型杂质（例如氮），来补偿p型栅极区域的端部的杂质浓度的方法（该文献，图3）。

专利文献3涉及平面型结FET，通过将p型栅极区域的宽度设为在漏极侧比在源极侧宽的逆向（retrograde）属性，能够使结FET进一步高性能化。在此，根据杂质的离子注入能量及投配量调整p型栅极区域的宽度。

另一方面，涉及隧道型结FET的专利文献4公开了这样的方法，通过使在隧道的侧壁进行离子注入时的加速电压小于在隧道的底面离子注入杂质时的加速电压，使p型栅极区域的宽度在漏极侧比在源极侧宽（该文献，图5）。

【现有技术文献】

【专利文献】

【专利文献1】日本特开2007－128965号公报

【专利文献2】日本特开2011－171421号公报

【专利文献3】日本特开平10－294471号公报

【专利文献4】日本特开2004－134547号公报

【非专利文献】

【非专利文献1】Mater.Sci,Forum600-603.1059(2009)

发明内容