[发明专利]一种高性能混合型内容可寻址存储器控制单元

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种高性能混合型内容可寻址存储器控制单元。

背景技术

随着半导体加工工艺的不断提高，CPU和存储器的性能都有了很大提高，但是DRAM（动态随机存储器）读取速度依然远远落后于CPU（中央处理器）。几十年来，CPU设计的问题之一就是解决高速处理器和低速存储器之间的速度匹配问题，在CPU和DRAM之间加入Cache（高速缓冲存储器）成为一个有效的解决方案。Cache主要由Data（数据）阵列和Tag（标签）阵列以及外围控制电路组成，Data阵列由SRAM（静态随机存储器）来实现，而Tag存储阵列通常由CAM（内容可寻址存储器）实现。CAM通过并行匹配加速Cache对地址的搜索。因此，设计并实现高性能CAM具有广泛的应用价值及深远的意义。

HYBRID CAM（混合型内容可寻址存储器）由NAND-type（与非类型）块、NOR-type（或非类型）块以及控制单元电路模块组成（如图1所示）。控制电路根据不同CAM的时序控制电路的不同而有不同的形式，由于混合型结构对速度和功耗进行折中，能够达到高速低功耗的目的，所以对HYBRID CAM结构的研究具有很重要的意义。

传统HYBRID CAM中间控制单元（Control）电路如图2所示，其工作方式有预充和匹配求值两个阶段。在预充阶段，PMOS（p沟道金属氧化物半导体）管P1、P2与P3的栅极电压（PRE）为低电平，PMOS管P1、P2与P3导通，下拉路径T1，T2，T3断开（T1-T3代表图2箭头所示的路径，例如T1路径包括了NMOS管m1、m2与N1）；ML（匹配线）、ML1与ML2被预充电到高电平。在匹配求值阶段，PRE为高电平，搜索数据经过输入驱动后加载到互补搜索数据线上，根据比较结果驱动ML1和ML2，进而驱动全局ML。对于ML1全部匹配时ML1放电为低电平，只要有一位不匹配就保持高电平，而ML2则相反，全部匹配时ML2保持高电平，只要有一位不匹配就放电为低电平。当整体都匹配时ML会放电至低电平，当有一方不匹配时ML保持为高电平。由于该电路由两部分电路组成，因此在匹配求值阶段，存在四种可能，共分为三种情况：

Case1:ML1匹配求值的结果为失配，则此时T1下拉通路断开，ML1保持高电平，NMOS管N2和N3截止，此时无论ML2处于匹配还是失配状态，下拉通路T2和T3都被关断，ML2和ML保持高电平，此时最终结果为失配。

Case2:ML1匹配求值的结果为匹配，则此时T1下拉路径导通，ML1被放电到低电平，NMOS管N2和N3开启，下拉路径T2导通。ML2处于失配状态，并联NMOS下拉路径导通，则下拉路径T3导通，ML2通过T3通路放电到低电平，则此时NMOS管N4截止，P4管导通，ML保持高电平，此时最终结果为失配。

Case3:ML1求值的结果为匹配，ML2处于匹配状态，并联NMOS管驱动通路关闭，则下拉通路T3关闭，ML2保持高电平，ML通过下拉通路T1和T2放电到低电平，此时最终结果为匹配。

基于上述原理，对传统的HYBRID CAM进行了仿真试验，其结果如图3所示。由图3可以看到，在case2时，ML出现了很大的抖动，其原因在于当下拉通路T1放电达到反相器反转电压之前，ML1的电压小于VDD-V_nth（电源电压-阈值电压），使NMOS管N4开启，ML与地之间形成了一条放电通路，即开启的NMOS管N4和T1通路，这样增加了竞争冒险引起的抖动摆幅，使匹配出错率增加。故该结构稳定性比较差。

另一方面，由于该结构ML放电途径为T1和T2，T1由于数个NMOS串联，所以速度很慢。由于图2圈中部分构成半锁存结构，假设SEG1为匹配时，ML1被放电至低电平，反相器输出端为高电平，NMOS管N2导通，在半锁存结构下NMOS管N2一直导通，在下一周期预充阶段，PMOS管P1导通，PMOS管P1和NMOS管N2就会形成直流通路引起直流功耗。并且反相器能否实现反转，取决于PMOS管P1和NMOS管N2的分压如果分压结果使得ML1上的电压小于反相器的反转电压则不能实现对ML1的满摆幅充电。因此需要NMOS管N2的等效电阻越大越好，也就是说NMOS管N2宽长比要足够大，这就使NMOS管N2的驱动能力变弱，故T2途径放电速度也很慢，导致整体放电速度变慢。

发明内容

本发明的目的是提供一种高性能混合型内容可寻址存储器控制单元，增强了匹配线稳定性和提高放电速度。

本发明的目的是通过以下技术方案实现的：