[发明专利]改善工艺一致性和散热性的伪TSV

说明书

技术领域

本发明总体涉及集成电路。在一个方案中，本发明涉及堆叠的半导体管芯器件以及用于设计和制造该堆叠的半导体管芯器件的方法。

背景技术

传统上，半导体产业通过减少集成电路组件的所需二维（2D）芯片面积，追求更高密度的电路（例如，模拟电路、存储器、CPU、制图电路等）和电子部件（即晶体管、二极管、电阻器、电容器等）。然而，对三维（3D）集成电路研发的兴趣不断增加，通过将两层或者更多层电路衬底或晶片键合成堆叠的管芯结构，以获得更高的器件密度。3D封装构件，包括堆叠的管芯构件，能够提供比2D封装构件更高的电路密度，并且还能通过减少位于不同层级的堆叠管芯上的电路之间的互连距离改善性能。例如，对于由逻辑电路包绕存储器的2D芯片上系统（SoC）集成，基于存储器带宽的系统性能受多个因素限制，例如长程互连的长度，主管芯上接口焊垫的数量等。但是，对于3D集成，存储器与逻辑电路之间的物理距离减少了。然而，当大量的器件密集封装到堆叠的器件层时，就会出现设计方面的挑战，例如，排热、功率输送以及制造工艺等。

因此，需要一种设计和制造堆叠的半导体管芯器件的改善的系统，以解决本发明人已发现的本技术领域的各种问题，在参照下述的附图和具体实施方式审阅了本申请的其余部分后，对于本领域技术人员而言，传统的方法和技术的各种局限和缺点将变得显而易见，但是，应该理解，不是意图将该背景技术的描述视为对所述主题问题是现有技术的认可。

发明内容

广义地讲，本发明提供的系统、方法和装置通过在有源电路区域上(或下)的区域形成浅“伪（dummy）”硅通孔(TSV)结构(即,局部TSV或者PTSV)，在堆叠的半导体管芯器件中配置和形成TSV结构，从而产生更均匀的“伪”或“真实”的TSV分布，以改善排热性能和/或工艺的一致性。在所选的实施方式中，通过使“伪”TSV结构的特征尺寸小于“真实”TSV结构的特征尺寸，控制蚀刻工艺，从而形成不同深度的“伪”或“真”的TSV。TSV结构的不同深度产生于这样的事实，即根据特征尺寸的不同，结构的蚀刻比是不同的。简言之，对于给定的蚀刻工艺，与从较小的特征尺寸产生的TSV深度相比，较大的特征尺寸产生较深的TSV深度。使用这种方法，在3D堆叠的集成电路中，合适深度的伪TSV结构可以位于预定器件层的特定的有源电路之上（或之下），使得伪TSV结构到达该特定的有源电路的几微米之内，但是没有到达硅的其他面（正面）。相比于仅仅使用设置在有源区域外面的TSV，紧邻特定的有源电路定位的伪TSV改善了热的分散性。因为TSV可以定位在任何需要它们的地方，而不管在硅的其他面是否存在有源电路，所以额外的（较小的）伪TSV的存在将改善工艺的一致性和稳定性，而不需要任何额外的处理步骤。