[发明专利]数字锁频环

说明书

技术领域

本发明涉及用于生成用于处理器的时钟信号的数字锁频环。本发明还涉及使用数字锁频环生成时钟信号的方法。

背景技术

在主动电源管理(APM)方案中，处理器时钟频率的短期控制和核心电源电压(Vdd)经管理从而最小化主动模式下的功耗。主动电源管理通常为快速电源管理组件，其中时钟频率和电压每几百微秒可能就需要修改。基于短期应用需要做出决定。

通常利用PLL将时钟频率锁相到晶体参考(crystal reference)，并且生成的时钟周期改变仅1％或2％。

电源电压必须具有充足的裕度以保证尽管动态波动的功能性，该动态波动取决于电源电路响应负载改变的能力，负载的改变转而取决于处理器所运行的应用软件。

本发明的目的在于移除或减小对这种裕度的需要---从而降低功耗。

发明内容

根据本发明的第一方面提供集成电路，该集成电路包括：

包括压控振荡器的锁频环，该压控振荡器配置为接收控制输入并生成由该控制输入确定的时钟信号；以及

微处理器，配置为由电源电压供电并接收由压控振荡器生成的时钟信号，

其中集成电路配置为使用电源电压作为控制输入，使得时钟信号由该电源电压确定。

根据本发明另外的方面，提供用于生成时钟信号的数字锁频环，该数字锁频环包括：

数字压控振荡器，用于接收第一控制值并用于生成具有频率F₀的输出信号；

控制输入线，用于输入可调的第二控制值；

反馈控制装置，用于：

从数字压控振荡器接收输出信号，

从控制输入线接收第二控制值，

根据第二控制值和输出信号生成电源电压，以及

输出电源电压至数字压控振荡器，该数字压控振荡器由电源电压供电和控制，同时电源电压维持在可接受的范围内，并且其中由数字压控振荡器生成的时钟信号的频率F₀取决于电源电压和第一控制值，

其中第一控制值是可调的，以调整输出信号的频率F₀而保持电源电压在可接受的电压范围内，

由此，输出信号的频率F₀由第二控制值确定。

根据本发明的另一个方面提供使用数字锁频环生成输出信号的方法，该数字锁频环包括数字压控振荡器和反馈控制装置，该方法包括：

在数字压控振荡器处接收第一控制值；

在数字压控振荡器处生成具有频率F₀的输出信号；

在反馈控制装置处接收来自数字压控振荡器的输出信号；

在反馈控制装置处接收可调的第二控制值；

在反馈控制装置处根据第二控制值和输出信号生成电源电压；以及

从反馈控制装置输出电源电压至数字压控振荡器，该数字压控振荡器由电源电压供电，同时该电源电压维持在可接受的范围内，并且其中由数字压控振荡器生成的时钟信号的频率F₀取决于电源电压和第一控制值，

其中第一控制值是可调的，以调整输出信号的频率F₀而维持电源电压在可接受的电压范围内，

由此，输出信号的频率F₀由第二控制值确定。

数字锁频环(DFLL)允许时钟输出信号的频率F₀被调整并设置为各种频率。DFLL使用电源电压作为反馈信号以设置输出信号的频率F₀。为了获得用于输出信号的低频率，典型地将需要减小电源电压。然而，减小电源电压超过可接受的低电压阈值限制可造成系统中的故障(例如，在SRAM存储器中写和读)。DFLL通过变化确定数字压控振荡器(DVCO)如何从电源电压生成振荡信号的第一控制值(参数N)，允许电源电压维持在可接受的电压范围内而仍允许生成用于输出信号的低频率。这样，当为输出信号生成低频率时，不会将电源电压减小至可接受的电压范围之外。

数字锁频环(DFLL)具有以下有利的性质：

对任意给定的时钟速度，由于不需要电压裕度以覆盖由负载瞬态导致的波动和电源下沉，因此使用由DFLL控制的时钟频率和电源电压的CPU能够运行在极低的平均电压上(当与锁相环(PLL)相比)。这样，这里所述的DFLL提高了CPU的峰值性能和功耗。

数字压控振荡器(DVCO)由核心电压电源(VDD)供电并能够由其控制。因此，DVCO的速度将追踪由DFLL提供时钟的逻辑的速度。