[发明专利]用于判决反馈均衡器的加法器的输入控制电路

说明书

技术领域

本发明一般涉及集成电路(IC)设计，更具体地，涉及判决反馈均衡 器设计。

背景技术

随着半导体工艺技术的进步，IC芯片能够以更快的速度运行并且提供 更高的运行功率。这为I/O信号的数据速率提出了更高的要求，以实现系 统级性能最大化。I/O信号可以在诸如中央处理器(CPU)内存应用的码间 链路传输，以及出现在如可升级(scalable)多处理器服务器和高速路由/ 交换机的系统中的远程背板或同轴电缆链路。远程应用程序在实现鲁棒高 速I/O传输中尤其存在难题，因为在数据速率进入操作的微波频率范围或超 出这个范围时，由于反射会出现增大的线损、串扰以及信号失真的综合效应。

为了实现可靠的信号传输，I/O核心体系结构可以采用链路均衡器的一 些形式。用于达到3-4Gb/s的数据速率的常用的均衡器为在发射机端的前 馈均衡器，或FFE，该均衡器预校正信号，使得信号可以在接收机恢复出 具有适合可靠数据检测的期望的形状。均衡器的另一种形式是判决反馈均 衡器，或DFE，其通过从当前接收信号中减去出现在先验数据信号的码间 干扰或ISI来操作。

图1为采用DFE的常规接收机100的框图。接收机100包括信号放大 器110，用于DFE140的加法器120，模拟-数字采样器130，解复用器模块 150，DFE逻辑模块160，时钟数据恢复(CDR)逻辑模块170和相位插值 器模块175。DFE逻辑模块160从解复用器模块150的输出中提取抽头权。 抽头权在乘法器122与DFE信号组合，然后被相加器125加和。乘法器122 和相加器125都是加法器120的组成部分。CDR逻辑模块170和相位插值 器模块175为采样器130获取时间信息。总之，DFE将校正值与接收信号 加和作为先验切片数据判决和相关抽头权的函数。

图2示出了加法器120的常规电路实现原理图，加法器120包括k个 抽头，其中k为整数。放大器110的输出，以差分对的形式，通过网络SN 和SP连接到采样器130的输入。数个反馈抽头块202[1]到202[k]连接到网 络SN和SP，其中k为整数。加法器120用于加和反馈抽头和接收信号。

参考图2，抽头202[1]到202[k]的电路结构是相同的，但是对于每个抽 头块，信号和抽头权是不同的。以抽头块202[1]作为示例，互补数据信号 DataP[1]和DataN[1]由图1所示的DFE模块140生成，互补标志信号SgnP[1] 和SgnN[1]由图1所示的DFE逻辑模块160生成。抽头权[1]由预定电流源 206[1]表示。一对NMOS晶体管212[1]和214[1]确定抽头权[1]加到网络SN 或者网络SP上。当NOMS晶体管212[1]开启时，电流从网络SP流出，例 如，网络SP的接收信号由抽头权[1]修正。类似地，当NOMS晶体管214[1] 开启(turn of)时，电流从网络SN流出，例如，网络SN的接收信号由抽 头权[1]修正。NMOS晶体管212[1]和214[1]由互补数据信号DataP[1]和 DataN[1]以及互补标志信号SgnP[1]和SgnN[1]控制。当信号SgnP[1]为逻辑 高，并且信号SgnN[1]为逻辑低，那么PMOS晶体管224[1]和226[1]开启。 同时，如果信号DataP[1]为逻辑高，并且信号DataN[1]为逻辑低，那么NMOS 晶体管212[1]开启并且NMOS晶体管214[1]关断。类似地，当信号SgnP[1] 为逻辑低并且信号SgnN[1]为逻辑高时，PMOS晶体管222[1]和228[1]开启。 同时，如果信号DataP[1]为逻辑高并且信号DataN[1]为逻辑低，那么NMOS 晶体管214[1]开启并且NMOS晶体管212[1]关断。通过这种方法，在网络 SN或网络SP预期的抽头权以电流源206[1]的强度的形式反馈到接收信号。