[发明专利]用于缓存器文档的单端读取模块

说明书

技术领域

本发明涉及集成电路(IC)设计，特别地，涉及一种用于缓存器 文档(register file)的单端读取模块。

背景技术

缓存器文档是在中央处理器(CPU)中执行暂时数据储存的一组 缓存器。此缓存器文档包含指定的读写端口，然而内存装置譬如随 机存取内存(RAM)通常经由同样的端口执行读写功能。缓存器文档 可在高于内存装置的速度下存取，因此也支持CPU高速运作。

图1以电路图说明用于致能缓存器文档，并在读取操作中由外 部存取的传统单端读取模块100。此单端读取模块100包含许多本 地I/O模块102，每一个都连接到缓存器或存储单元(memory cell)。 本地I/O模块102连接到共用位线106，其经由下拉驱动电路 (pull-down driver)104，还连接到一个I/O接脚(未显示于图中)以供 数据输出。

I/O模块102包含PMOS晶体管P1、P2、P3、P4以及NAND 闸112。PMOS晶体管P1及P2的源极连接到电源VDD，而其栅极 由本地预先充电信号S1所控制。NAND闸112有两个输入端连接 到本地位线114及116，以及一输出端连接到构成下拉电路104的 NMOS晶体管N1的栅极。

包含两个串联反相器110a与110b的闩锁器108连接到共用位 线106以闩锁住其上信号的逻辑状态。PMOS晶体管P5有一源极 连接到电源VDD以及一漏极连接到共用位线106。共用的预先充 电信号S2控制PMOS晶体管P5的栅极。

在预先充电阶段，本地预先充电信号S1致动以接通PMOS晶 体管P1及P2，因而提升本地位线114及116的信号至高位准逻辑 状态。由于NAND闸112的两个输入端接收高位准信号，NAND 闸112输出一个低位准信号而关断NMOS晶体管N1。在此阶段中， 共用的预先充电信号S2也致动以接通PMOS晶体管P5，因而提升 共用位线106上的信号至高位准。该共用位线106上的高位准信号 会被闩锁器108闩锁住。

在读取操作时，本地以及共用的预先充电信号S1及S2禁能， 以允许共用位线106的信号任意地对连接本地位线114及116的缓 存器或存储单元(未显示于图中)中的储存值做出反应。假如在位线 114及116的其中一个是低位准，则NAND闸112输出一个高位准 以接通NMOS晶体管N1。因NMOS晶体管N1的源极连接到地端 或VSS，共用位线106的电压被下拉，因此使得闩锁器108反转。

传统单端读取模块100的缺点之一是容易受到噪声引起的故障 所影响。出现在共用位线106的噪声会使得闩锁器108反转，因此 造成读取操作的故障。这会引起可靠度问题。此外，在低电压电源 设计，闩锁器108更容易受噪声引起的故障所干扰。在低电压电源 的IC设计趋势下，闩锁器108所引起的故障会是一个严重的可靠 度问题。

因此，所需要的是具有经可靠度改良用于缓存器文档的单端读 取模块。

发明内容

本发明是关于缓存器文档的读取模块。在本发明的一个具体实 施例中，读取模块包含至少一个本地(local)I/O模块，其连接到 一存储单元，用以输出储存在存储单元的一值；以及至少一个共用 位线驱动电路，其具有一输入端连接到本地I/O模块，以及一输出 端连接到一共用位线，当选择所述本地I/O模块时用以响应于本地 预先充电信号将共用位线预先充电至一预定电压，且当本地预先充 电信号没有致动时，输出储存于存储单元的值至共用位线；以及预 先充电模块，其连接到所述共用位线。