[发明专利]半导体器件的金属互连件的制造方法

说明书

技术领域

本发明涉及一种半导体器件的金属互连件的制造方法。

背景技术

金属互连件用作集成电路(IC)中的晶体管之间的相互连接件、电源传输件和信号传输件。

由于设计规则随着近来半导体器件的高度集成化而减少，从而金属互连件的宽度变窄、深度变深，即深宽比增加。

发展半导体器件的一项需求是：在每个金属互连件层的形成期间最小化缺陷。

发明内容

本发明实施例提供一种半导体器件的金属互连件的制造方法。

在一个实施例中，一种半导体器件的金属互连件的制造方法包括以下步骤：在上面具有器件的半导体衬底上形成第一电介质；在该第一电介质上形成第二电介质和金属层图案；在该第二电介质上形成包围光致抗蚀剂图案的第一聚合物图案；使用该第一聚合物图案作为掩模而执行蚀刻工艺，以在该半导体衬底上形成通孔；在形成该通孔后，移除该光致抗蚀剂图案和该第二聚合物图案；以及通过填充该通孔，形成接触件。

在一个实施例中，一种半导体器件的金属互连件的制造方法包括以下步骤：在其上具有器件的半导体衬底上形成第一电介质；在该第一电介质上形成金属层图案；在该金属层图案上形成第二电介质；在该第二电介质上形成光致抗蚀剂图案，该光致抗蚀剂图案限定多个通孔；形成包围该光致抗蚀剂图案的第一聚合物图案；通过使用该第一聚合物图案和该光致抗蚀剂图案作为掩模而蚀刻该第二电介质，以形成所述通孔；在形成所述通孔后，移除该光致抗蚀剂图案和该第一聚合物图案；以及通过使用导体填充所述通孔，形成接触件。

在附图和下文的描述中阐述了一个或者多个实施例的细节。对于本领域普通技术人员而言，通过说明书、附图和权利要求书，其它的特征是显而易见的。

本发明由于使用公知技术的氟化氪光刻设备而形成光致抗蚀剂图案，因此不需要额外的设备来获得尺寸更小的孔。

附图说明

图1到图8是依据本发明实施例示出金属互连件的示例性制造方法的剖视图。

具体实施方式

在下文中，将要参考附图详细描述依据本发明实施例的金属互连件的制造方法。

应当理解，当一层(或者膜)被指为位于另一层或衬底“上”时，其可以直接位于另一层或衬底上，也可以存在中间层。

在附图中，层和区域的厚度或者尺寸可以用于使图示清楚。另外，可以夸大元件大小和元件之间的相对大小，以更好的理解本发明。

图1到图8是依据本发明实施例示出金属互连件的示例性制造方法的剖视图。

如图1所示，层间电介质20形成在半导体衬底10上，在半导体衬底10上形成有一个或多个器件，并且金属层图案25形成在层间电介质20上。如晶体管、二极管、电容、电阻等器件可以形成在半导体衬底10上。介电层可以包括最下部(lowermost)、保形(conformal)蚀刻停止层(如氮化硅)、保形缓冲器和/或间隙填充层(如富硅氧化硅(SRO)、TEOS(如正硅酸乙酯和氧通过CVD形成的氧化硅)、未掺杂硅酸盐玻璃(USG)或者上述物质的混合物)以及体介电层(bulk dielectric layer)(如掺杂硼和/或磷的一个或多个氧化硅层(BSG、PSG和/或BPSG))。或者，体介电层可以包括低k电介质，如氟硅酸盐玻璃(FSG)、碳氧化硅(SiOC)或者氢化碳氧化硅(SiOCH)，其中任意一种均可以包括位于中间蚀刻停止层(如氮化硅)上方和下方的上部低k介电层和下部低k介电层。介电层还可以包括覆盖层，如TEOS、USG、等离子体硅烷(plasma silane)(如由硅和氧组成的二氧化硅通过等离子体辅助CVD而形成的二氧化硅)或者上述物质的混合物，如USG或TEOS上的等离子体硅烷的双层(bilayer)或者TEOS上的USG的双层。

通过在层间电介质20上形成金属层并将其图案化，得到金属层图案25。

金属层图案25可包括铝(Al)。

金属层可以包括铝或者铝合金(如具有重量百分比达4％的铜、重量百分比达2％的钛和/或重量百分比达1％的硅的铝)，其通过在现有的粘附件和/或阻挡层(如Ti和/或TiN，例如Ti上TiN(TiN-on-Ti)双层)上溅射而沉积，和/或被现有的粘附件、阻挡件、丘形抑制件(hillock suppression)和/或抗反射层(antireflective layers)(如Ti、TiN、WN、TiW合金或者上述物质的混合物，例如Ti上TiN双层或者Ti上TiW双层)覆盖，可通过溅射或者化学气相沉积(CVD)而形成。