[发明专利]一种改善金属层间介电层平坦度的方法

说明书

技术领域

本发明涉及晶片制造工艺，特别是涉及一种改善金属层间介电层平坦度的方法。

背景技术

在超大规模集成电路(Very Large Scale Integrated circuits，简称VLSI)的制造中，化学机械抛光(Chemical Mechanical Polishing，简称CMP)在后段制程中占据重要地位，是一种有效改善金属层间介电层(Inter MetalDielectric，简称IMD)平坦度的技术。但CMP在晶片边缘与晶片中心研磨速度的差异不容忽视。参见图3A-图3B，因为CMP多是通过时间控制研磨量，当这种差异存在时，就会发生这种情况：晶片中心的地方已经研磨到了研磨终点，而晶片边缘的地方还没有研磨完。这样很容易造成晶片边缘的微通孔(Metal VIA，简称MVIA)不能连接到介电层下方的金属层(参见图1A)，从而使晶片边缘的芯片失效，晶片边缘的合格率低于晶片中心，作为结构完好的MVIA结构，可参考图1B。因此，需要提出一种改善晶片边缘金属层间绝缘层化学机械抛光研磨特性的方法。

发明内容

针对现有的IMD CMP工艺在晶片边缘表现出较差的平坦度的缺陷，本发明的目的是提出一种改善金属层间介电层平坦度的方法，通过在CMP之前利用等离子蚀刻工艺，有效地改善金属层间介电层的化学机械抛光特性，从而减少晶片边缘MVIA失效的几率，显著提高产品合格率。

为了达到本发明的上述和其他目的，本发明提出一种改善金属层间介电层平坦度的方法，包括以下步骤：

步骤1，提供一衬底，在该衬底上形成所需的结构，形成晶片结构；

步骤2，沉积一层金属层；

步骤3，在金属层上沉积一层用于隔离另一金属层的介电层；

步骤4，在晶片结构除边缘处之外的介电层上形成光阻结构，采用等离子蚀刻工艺蚀刻晶片结构的未被光阻结构覆盖区域的介电层；

步骤5，对介电层进行CMP研磨。

作为优选，上述光阻结构为正光阻。

作为优选，上述光阻结构的边缘区域为图案化的环状。

作为优选，上述光阻结构的曝光区域为重复性方形单元。

作为优选，上述光阻结构的曝光区域为重复性方形单元组成的双环状图案。

采用本发明的技术方案，由于在IMD CMP之前增加一道针对晶片边缘的介电层的等离子蚀刻工艺，这样在CMP之后晶片边缘区域就不会产生凸起部分(参见图4A-图4C)，使得晶片中金属层间介电层的平坦度得到大大改善。

附图说明

图1A为晶片边缘MVIA未能连接到介电层下方金属层的示意图；

图1B为晶片中心完好的示意图；

图2为晶片内IMD CMP移除速率分布图；

图3A-3B为现有的IMD CMP方法示意图，其中，

图3A为CMP之前的IMD示意图；

图3B为CMP之后的IMD示意图。

图4A-4C为根据本发明的IMD CMP方法示意图，其中，

图4A为CMP之前的IMD示意图；

图4B为在IMD CMP之前对晶片边缘部分进行蚀刻的示意图；

图4C为CMP之后的IMD示意图。

图5为CMP之前光阻结构示意图。

具体实施方式

下面结合附图对本发明的具体实施方式作更详细的描述。

图2是直径为200mm的8英寸晶片的典型的IMD CMP移除速率(Remove Rate，简称RR)分布图，从图中可以看出，在晶片半径90mm以外的晶片边缘区域，CMP RR迅速下降。

为了改善IMD CMP晶片边缘研磨特性，提高介电层平坦度，本发明采用的技术方案是：在IMD CMP之前先用等离子蚀刻工艺蚀刻晶片边缘区域一部分厚度的介电层，然后再进行CMP研磨。具体包括如下步骤：

步骤1，提供一衬底，该衬底可以是硅衬底或砷化镓衬底或氮化镓衬底，或其他适合的材质，可根据需要在该衬底上形成所需的结构如集成电路结构，形成晶片结构。

步骤2，在该衬底上沉积一层金属层。本实施例采用物理气相沉积(Physical Vapor Deposition，简称PVD)工艺制作金属层。反应腔内通入氩气，氩气被高能电场离子化成带正电的氩离子，带正电的氩离子在强电场的作用下高速撞击连接负电极的金属靶材(铝或铜或其它适合的材料)，被氩离子轰击脱落的金属原子不断沉积在晶圆表面，最终形成所需厚度的金属层。该金属层的材料可以是铝或铜，或其他适合的材料，该金属层的厚度优选为