[发明专利]存储器及其制造方法

说明书

技术领域

本发明涉及一种存储器及其制造方法，且特别涉及一种具有可实现多层堆叠存储器的结构的存储器及其制造方法。

背景技术

可携式电子产品的普及化，刺激了快闪存储器在市场上的快速成长。不论是主机板上的存储器或小型的记忆卡，快闪存储器的非易失性存储突破过去光学与磁性数据存储的限制，不仅稳固，而低耗电，且不用移动装置零件。因此，对于在可携式电子产品上程序与数据的非易失性存储，快闪存储器是最适合且理想的解决方案。

目前市场上快闪存储器主要分为两个逻辑架构，NOR型(基于“Not-OR”逻辑架构)以及NAND型(基于“Not-AND”逻辑架构)。NOR型架构，比起NAND型架构而言，其平行架构能加速数据读取与位重写的时间。但NAND型架构相对NOR型架构，其存储单元(Memory Cell)与个别区块明显较小，在程序化/抹除速度上较快，程序编程时耗电率较低，而且存储单元阵列密度较高，能提升存储器每平方毫米的记忆容量。

然而，在目前快闪存储器中，其存储单元直接形成于硅基板上，使得存储器的存储密度及容量受到限制。因此，对于目前日益追求运算快速且存储容量大的可携式电子装置而言，上述的快闪存储器将会不敷实用。

发明内容

本发明涉及一种存储器及其制造方法。其存储器中介电层上的多晶硅层作为基板并电性连接至少一电压，并将存储单元形成于多晶硅层上。如此一来，本发明的存储器不仅可以采用沟道热电子(Channel Hot Electron，CHE)注入法或沟道热电子引发二次热电子(Channel Hot electron InducedSecondary ELectron，CHISEL)注入法进行多晶硅层上的存储单元的程序化动作，还可采用空穴隧穿抹除(Hole Tunneling Erase)法、负富尔诺罕(negativeFowler-Nordheim，-FN)隧穿法或带对带热空穴(Band to Band Hot Hole，BBHH)注入法进行存储单元的抹除动作。因此，本发明的存储器可以依照多组介电层、多晶硅层及多晶硅层电性连接于至少一电压的搭配设计，而依序往上堆叠多层存储单元，而形成多层堆叠的三维存储器结构。所以，本发明的存储器可以增加存储密度及容量，大大地提升存储器的实用性。

根据本发明的第一方面，提出一种存储器，包括介电层、导体层、第一埋设扩散区、第二埋设扩散区以及电荷存储结构。导体层设置于介电层上，并可电性连接于至少一电压。第一埋设扩散区及第二埋设扩散区相互隔开地设置于导体层的表面。电荷存储结构设置于导体层上，并位于第一埋设扩散区及第二埋设扩散区之间。

根据本发明的第二方面，提出一种存储器的制造方法。首先，提供一介电层。接着，形成导体层于介电层上。然后，形成栅极及电荷存储结构。接着，定义导体层，以形成第一埋设扩散区及第二埋设扩散区。然后，形成第一绝缘材料层于第一埋设扩散区及第二埋设扩散区上。接着，形成第二绝缘材料层于第一埋设扩散区及第二埋设扩散区上。然后，形成字线(Word Line)于第二绝缘材料层及栅极上，以电性连接于栅极。接着，形成阱于导体层的表面。然后，形成导电栓塞(Plug)，以电性连接于阱，使导体层可电性连接于至少一电压。

为让本发明的上述内容能更明显易懂，下文特举一优选实施例，并配合所附图示，作详细说明如下。

附图说明

图1绘示依照本发明一优选实施例的存储器的结构剖面图。

图2A～2E绘示依照本发明一优选实施例的存储器的工艺剖面图。

图3绘示依照本发明一优选实施例的存储器的堆叠结构剖面图。

附图标记说明

10、20：存储器                  11、30、50：介电层

12、42：多晶硅层                12a、42a：阱

13、43：隧穿介电层              13a：第二氧化物层

13b：第二氮化物层               13c：第三氧化物层

14、44：电荷存储层               15、45：阻挡层

16、17a、36：导电栓塞            17：硅基板

18：控制元件                     19、59：电荷存储结构

23：介电材料层                   23a：第二氧化物材料层

23b：第二氮化物材料层            23c：第三氧化物材料层