[发明专利]用于可编程逻辑器件的大型乘法器

说明书

背景技术

【001】本发明涉及可编程逻辑器件(PLD)，而更具体地说，涉及可以包含于这些器件中来执行大型乘法运算的专用处理模块的使用。

【002】随着使用PLD的应用的复杂度增加，设计包含除通用可编程逻辑设备的模块之外的专用处理模块的PLD变得更加普通。这种专用处理模块可以包括PLD上的电路集合，该PLD已部分或完全被硬连线来执行一个或多个专门的任务，如逻辑或数学运算。专用处理模块也可以包含一个或多个专用结构，如可配置存储元件阵列。通常被用于这些专用处理模块中的结构示例包括：乘法器、算术逻辑单元(ALU)、桶型移位器、各种存储元件(如先进先出(FIFO)/后进先出(LIFO)/系统安装辅助软件任选(SIPO)/随机存取存储器(RAM)/只读存储器(ROM)/中央地址存储器(CAM)模块和寄存器文件)、与门(AND)/与非门(NAND)/或门(OR)/或非门(NOR)阵列等，或这些结构的组合。

【003】已被用于PLD的一种特别有用的专用处理模块是数字信号处理(DSP)模块，该模块可以被用于处理，例如，音频信号。这种模块也往往被称为乘法-累加(“MAC”)模块，因为它们包含用于执行乘法运算，以及求和和/或乘法运算的累加的结构。

【004】例如，加利福尼亚州圣何塞的Altera公司所出售的名为STRATIX^II的PLD包括DSP模块，每个DSP模块包括四个18×18乘法器。这些DSP模块中的每一个还包括加法器和寄存器，以及允许各种部件以不同方式进行配置的可编程连接器(如多路转换器)。在每一个这种模块中，乘法器不仅可以配置为四个独立的18×18乘法器，还可以配置为四个更小的乘法器，或者一个更大的(36×36)乘法器。此外，可以执行一个18×18的复数乘法(针对每个实部和虚部其分解为两个18×18的乘法运算)。

【005】尽管这一DSP模块可以被配置为高达36×36的乘法器，但用户可能想要生成更大的乘法器。例如，尽管在IEEE 754-1985标准下36×36乘法器可以支持25×25的单精度乘法运算，但对于双精度乘法运算它就太小了。尽管来自多个DSP模块的乘法器可以被共同用来实现双精度乘法运算，但将乘法器相互联接所需要的逻辑要提前由用户在DSP模块之外的通用可编程逻辑电路中进行编程，这就使得它运行缓慢而缺乏效率，同时占用可能用作其它用途的通用设备。

发明内容

【006】本发明涉及用于PLD的专用处理模块，所述PLD在所述模块中配备有逻辑电路以便于实现比在任何单一专用处理模块内所能执行的更大的乘法运算性能，以此降低或消除对PLD中的通用可编程设备的依赖。

【007】在一个实施例中，专用处理模块中提供了额外的移位设备，这样所有的部分积都可以在专用处理模块中进行计算，尽管这些乘积的最终求和在专用处理模块之外的通用可编程逻辑电路中进行。在另一个实施例中，额外的移位和加法设备被添加到专用处理模块中，这样基本上可以实现整个乘法运算而不需要借助于PLD中的通用可编程设备。

【008】依照本发明，提供了实现3n×3n乘法运算的方法，该运算适用于具有多个专用处理模块的可编程逻辑器件，每个专用处理模块具有排列于四-乘法器单元中的至少四个n×n乘法器。该方法包括在四-乘法器单元中的第一个中利用四个n×n乘法器实现2n×2n乘法运算，在四-乘法器单元中的第二个中利用一个n×n乘法器实现n×n乘法运算，在四-乘法器单元中的第三个中实现第一和第二2n×n乘法运算，这些2n×n乘法运算中的每一个都使用两个n×n乘法器，对每个2n×n乘法运算的第二部分积进行移位以使它与每个2n×n乘法运算的第一部分积对齐，以便在所述第三四-乘法器单元中进行求和，以及对来自第一、第二和第三四-乘法器单元的乘法结果求和。

【009】同样提供了被配置为执行该方法的可编程逻辑器件，以及配置该可编程逻辑器件的软件。

附图说明

【010】通过对下面详细描述的理解并结合附图，本发明的上述及其他目的和优点将会变得清楚，在附图中相同的参考符号始终对应于相同的部件，并且其中：

【011】图1是将54位×54位乘法运算分解为部分积之和的一种表示；

【012】图2是对图1中用于求和的部分积进行对齐的一种表示；

【013】图3是用于本发明第一优选实施例的专用处理模块的一部分的示意图；

【014】图4是在本发明第一优选实施例中实现54位×54位乘法运算的示意图；