[发明专利]开关延迟历史效应的在线测量的集成电路器件及方法

说明书

技术领域

本发明一般地涉及集成电路器件，并且更特别地涉及集成电路器件中的开关延迟历史效应的在线测量技术。

背景技术

在部分耗尽绝缘体上硅(PD-SOI)技术的互补金属氧化物半导体(CMOS)电路中，延迟依赖于其开关历史。当电路在空闲几毫秒(ms)或更久之后第一次转换时，它将具有比当它在几纳秒(ns)内再次转换时更长或更短的延迟。电路的第一次转换在这里称作1SW，而第二次转换在这里称作2SW。如果相同的电路基于每隔几ns或更短的规律原则而转换，那么它将具有在这里称作SS的稳态操作的第三延迟特性。需要测量称作SOI历史的这些效应，以准确地表征PD-SOI电路的性能。

SOI历史的测量需要几个ns的输入脉冲宽度以及皮秒(ps)时间分辨率，参见例如Ketchen等人的“表征绝缘体上硅逻辑门中的开关延迟历史效应的电路和技术”，Review of Scientific Instruments，Vol.75，pp.768-771，2004年3月。典型地，已使用高速探测技术和设备在有限硬件上作为台架测试而进行这种测量。因为噪声、屏蔽以及测试时间的问题，在制造环境的处理过程中难以执行这些测量。台架测试已显示：在当前CMOS技术中PD-SOI历史通常是10-15％，并且它是器件设计的强函数。跨越晶圆的历史变化可能超过5％。

当前，已描述了使用具有dc信号输入和输出的自校准自计时技术测量SOI历史的方法，参见例如Ketchen等人的“在线过程监控和模型校准的高速测试结构”，Proc.2005 IEEE InternationalConference on Microelectronic Test Structures，pp.33-38，2005年4月。具有1％的分辨率的历史测量是可实现的，而不需要使用高频设备。该设计已经被实现，并且现在通常在制造环境中用来收集数据，以便了解过程和统计变化对历史的影响。该技术仅测量1SW和2SW延迟之间的分数差异(fractional difference)。SS延迟相对于1SW和2SW延迟位于何处的问题没有使用该结构明确地满足，并且也没有测量实际的1SW和2SW延迟本身。

通常根据产生SS延迟的一个或多个环形振荡器(RO)的性能来评估该技术。目前，仅可以从适当地设计和激励的延迟链(DLC)结构上的时间分辨台架测试测量来获得SS延迟跟1SW和2SW延迟之间的偏移。作为例子，图1是说明130纳米(nm)PD-SOI技术下的反相器链实验的台架测试数据的图。在这里，表示为1SW-SS、2SW-SS和1SW-2SW历史的1SW、2SW和SS开关序列的百分比延迟差异全部绘制成电源电压VDD的函数，其中标称操作VDD＝1.2V。1SW-2SW历史在大约1.1V达到峰值。值得注意的是：在低VDD下，大部分历史与2SW相比于SS加速相关；而在高VDD下，大部分历史涉及1SW关于SS减速。在VDD＝1.2V下，同样用RO测量的SS延迟将比1SW和2SW延迟的平均值高大约3.5％，而在VDD＝1.8V下将低3.5％。

仅测量1SW-2SW历史提供延迟变化性的重要观察，但是不能用SS延迟校准该历史。因此，研发允许作为标准参数测试器上的在线测试而常规地测量1SW-SS和2SW-SS历史的测试结构是相当值得关注和有价值的。

发明内容

本发明提供PD-SOI技术中的相对于稳态延迟的开关延迟历史效应的在线测量技术。

例如，在发明的一个方面，提供了集成电路器件中的开关延迟历史效应的在线测量方法。将脉冲发下延迟链。该脉冲与环形振荡器的信号基本上同步。对于对应于延迟链的远端的环形振荡器上的确定点，延迟链和环形振荡器包括基本上相同的门。当脉冲到达延迟链的远端时，测量环形振荡器中的信号沿经过的门的数目与延迟链中的相应脉冲沿经过的门的数目的至少一个差异。根据信号沿和相应的脉冲沿所经过的门的数目的该至少一个测量差异，而确定集成电路器件中的一个或多个开关历史。

为了测量至少一个差异，可以确定环形振荡器中的信号的上升沿和下降沿的延迟跟延迟链中的脉冲的上升沿的延迟的分数差异。另外地，可以根据延迟中的分数差异和环形振荡器的振荡频率，而确定集成电路器件中的一个或多个延迟。